TWI455272B - 半導體基板及其製法 - Google Patents

半導體基板及其製法 Download PDF

Info

Publication number
TWI455272B
TWI455272B TW101125749A TW101125749A TWI455272B TW I455272 B TWI455272 B TW I455272B TW 101125749 A TW101125749 A TW 101125749A TW 101125749 A TW101125749 A TW 101125749A TW I455272 B TWI455272 B TW I455272B
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
dielectric layer
conductive
plate body
end surface
Prior art date
Application number
TW101125749A
Other languages
English (en)
Other versions
TW201405755A (zh
Inventor
盧俊宏
袁宗德
馬光華
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW101125749A priority Critical patent/TWI455272B/zh
Priority to CN201210260164.9A priority patent/CN103579160B/zh
Priority to US13/677,939 priority patent/US8970038B2/en
Publication of TW201405755A publication Critical patent/TW201405755A/zh
Application granted granted Critical
Publication of TWI455272B publication Critical patent/TWI455272B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Description

半導體基板及其製法
本發明係有關一種半導體基板，尤指一種具矽穿孔之半導體基板及其製法。
在現行之覆晶封裝製程中，隨著晶片之線路間距愈來愈小，而封裝基板因無法配合晶片之發展，而造成無法整合之瓶頸。另一方面，因晶片與封裝基板之熱膨脹係數(CTE)的差異甚大(晶片之CTE約3ppm/℃，封裝基板之CTE約18ppm/℃)，致使晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，因而產生殘留之熱應力(thermal stress)與翹曲(warpage)的現象，導致晶片與封裝基板之間的可靠度(reliability)下降，並造成信賴性測試失敗。
為了解決上述問題，以滿足封裝件更積集化及更佳效能表現之需求，遂發展出矽穿孔中介板(through silicon via interposer)的技術，如第1A圖所示，係於一封裝基板6與一半導體晶片5之間增設一中介板1。藉由該中介板1之熱脹係數介於封裝基板6與半導體晶片5之間，以避免熱膨脹係數不匹配所產生的問題。
習知中介板1之製法係於一矽基材10上形成複數貫穿孔，再於該些貫穿孔中填充導電材質以形成矽穿孔(Through silicon via,TSV)11，再於該矽基材10之上側10a形成線路重佈結構(Redistribution layer,RDL)12以形成中介板1。於封裝時，係將該中介板1藉由複數 導電凸塊60結合至該封裝基板6上，再將該半導體晶片5藉由複數銲錫凸塊50電性連接該線路重佈結構12，再形成底膠51於該中介板1與該半導體晶片5之間，以包覆該些銲錫凸塊50。
惟，該中介板1之下側10b係為介電材，當該中介板1很薄時，該中介板1與封裝基板6之間的CTE不匹配的情況更為顯著，該中介板1容易產生熱應力(thermal stress)與翹曲(warpage)的現象，如第1B圖所示，導致該中介板1與封裝基板6之間的可靠度下降，因而造成信賴性測試失敗。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體基板，係包括：板體，係具有相對之第一與第二表面；複數導電柱，係嵌設於該板體中，該導電柱係具有相對之第一與第二端面，該導電柱之第一端面係外露出該板體之第一表面，而該導電柱之第二端面係凸伸出該板體之第二表面；第一介電層，係形成於該板體之第二表面上；金屬層，係形成於該第一介電層上；以及第二介電層，係形成於該金屬層上。
本發明復提供一種半導體基板之製法，係包括：提供一具有相對之第一與第二表面之板體，且該板體中具有複數導電柱，該導電柱係具有相對之第一與第二端面，該導 電柱之第一端面係外露出該板體之第一表面，而該導電柱之第二端面係凸伸出該板體之第二表面；形成第一介電層於該板體之第二表面上；形成金屬層於該第一介電層上；以及形成第二介電層於該金屬層上。
前述之半導體基板及其製法中，該導電柱之側面上具有介電材。
前述之半導體基板及其製法中，該導電柱之第二端面與該第二介電層之表面齊平。
前述之半導體基板及其製法中，該第一或第二介電層之材質係為氧化物或氮化物。
前述之半導體基板及其製法中，該金屬層之材質係為銅、鈦或鋁。
前述之半導體基板及其製法中，復包括形成線路重佈結構於該板體之第一表面與該導電柱之第一端面上，且電性連接該導電柱之第一端面，以供設置半導體元件於該線路重佈結構上。
另外，前述之半導體基板及其製法中，復包括形成線路重佈結構於該第二介電層與該導電柱之第二端面上，且電性連接該導電柱之第二端面，以供設置半導體元件於該線路重佈結構上。
由上可知，本發明之半導體基板及其製法，係藉由在該板體之第二表面上之介電層中形成金屬層，當該第二介電層上接置封裝基板時，該金屬層能提供一反向應力，以平衡該第一與第二介電層所造成之熱應力，故相較於習知 技術，本發明能避免該半導體基板發生翹曲，因而提升該半導體基板與封裝基板之間的可靠度。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之半導體基板2之製法的剖面示意圖。
如第2A圖所示，提供一具有相對之第一與第二表面20a,20b之板體20，且該板體20中具有複數導電柱21，該導電柱21係具有相對之第一與第二端面21a,21b，該導電柱21之第一端面21a係外露出該板體20之第一表面20a，而該導電柱21之第二端面21b係凸伸出該板體20 之第二表面20b。
於本實施例中，該板體20之材質為矽，以作為封裝結構中之中介板(interposer)。
再者，係以矽穿孔(Through-silicon via,TSV)製程製作該導電柱21。
又，該導電柱21之側面與該第二端面21b上具有介電材210，且該介電材210係為氧化物(Oxide)或氮化物(Nitride)，如二氧化矽或氮化矽。
如第2B圖所示，形成一第一介電層22於該板體20之第二表面20b上。
於本實施例中，該第一介電層22之材質係為氮化矽(SiN)，且該第一介電層22之厚度可為0.2至2um。
如第2C圖所示，形成一金屬層23於該第一介電層22上。於本實施例中，該金屬層23之材質係為銅、鈦或鋁。
如第2D圖所示，形成一第二介電層24於該金屬層23上。
於本實施例中，該第二介電層24之材質係為二氧化矽(SiO2 )，且該第二介電層24之厚度可為1至3um。
如第2E圖所示，進行移除製程，即移除凸出該第二介電層24表面之導電柱21之部分(含介電材210)，令該第二介電層24之表面與該導電柱21之第二端面21b’齊平，且該第二介電層24之上表面含有銅。
本發明之製法中，藉由該金屬層23作為反向應力層，使其於封裝時能提供一反向應力，以平衡該第一介電層22 與第二介電層24所造成之應力。
如第3A圖所示，形成第一線路重佈結構25於該板體20之第一表面20a與該導電柱21之第一端面21a上。於本實施例中，該第一線路重佈結構25係包含兩第一介電層250與設於該些第一介電層250上之複數第一線路層251，且該第一線路層251電性連接該導電柱21之第一端面21a。
再者，可依需求，形成第二線路重佈結構26於該第二介電層24與該導電柱21之第二端面21b’上，如第3B圖所示。於本實施例中，該第二線路重佈結構26係包含一第二介電層260與設於該第二介電層260上之第二線路層261，且該第二線路層261電性連接該導電柱21之第二端面21b。
又，亦可僅單獨形成該第二線路重佈結構26，而不形成該第一線路重佈結構25。
另外，該第一或第二線路重佈結構25,26之層數並不限於上述，而可依需求增加或減少其層數。
應用本發明之半導體基板2,3a,3b，係以具有該第二介電層24之一側(即板體20之第二表面20b上方)結合於一封裝基板(圖略)上。如第4A圖所示，該第二線路重佈結構26之第二線路層261可藉由如銲球之複數導電凸塊27接置於一封裝基板(圖略)上。於本實施例中，係以第3B圖所示之半導體基板3b為例，但可依需求選擇不同態樣之半導體基板作堆疊，並無特別限制。
再者，一半導體元件4(如晶片)藉由如銲球之複數導電凸塊40設於該第一線路重佈結構25上，且該些導電凸塊40係電性連接該半導體元件4與該第一線路層251。
本發明之半導體基板3b藉由該金屬層23提供一反向應力，以平衡該第一介電層22與第二介電層24所造成之熱應力，故當該半導體基板3b很薄時，能有效避免該半導體基板3b與封裝基板之間的CTE不匹配的情況，使該半導體基板3b不會發生翹曲(warpage)現象，因而能提升該半導體基板3b與封裝基板之間的可靠度。
另外，可依需求將兩個半導體基板3a,3a’相堆疊，如第4B圖所示，其中一半導體基板3a’之導電柱21之第二端面21b’係藉由導電膠或如銲球之複數導電凸塊28結合另一半導體基板3a之第一線路重佈結構25之第一線路層251。於本實施例中，係以第3A圖所示之半導體基板3a為例，但可依需求選擇不同態樣之半導體基板作堆疊，並無特別限制。
第5圖係立體(3D)晶片堆疊結構5’之剖視示意圖，其堆疊複數半導體基板5a，且該些半導體基板5a係為半導體晶片，可於後續封裝製程中，將該立體晶片堆疊結構5’藉由如銲球之複數導電凸塊28結合於一封裝基板(圖略)上。
本發明復提供一種半導體基板2，係包括：一板體20、複數導電柱21、一第一介電層22、一金屬層23以及一第二介電層24。
所述之板體20係具有相對之第一與第二表面20a,20b。
所述之導電柱21係嵌設於該板體20中，該導電柱21係具有相對之第一與第二端面21a,21b，該導電柱21之第一端面21a係外露出該板體20之第一表面20a，而該導電柱21之第二端面21b係凸伸出該板體20之第二表面20b，又該導電柱21之側面上具有介電材210。
所述之第一介電層22係形成於該板體20之第二表面20b上，且該第一介電層22之材質係為氧化物或氮化物。
所述之金屬層23係形成於該第一介電層22上，且該金屬層23之材質係為銅、鈦或鋁。
所述之第二介電層24係形成於該金屬層23上，且該第二介電層24之材質係為氧化物或氮化物，又該導電柱21之第二端面21b與該第二介電層24之表面齊平。於其它實施例中，該第二介電層24之上表面復含有銅。
所述之半導體基板3a復包括第一線路重佈結構25，其形成於該板體20之第一表面20a與該導電柱21之第一端面21a上，且電性連接該導電柱21之第一端面21a，又該第一線路重佈結構25上可設有半導體元件4。
所述之半導體基板3b復包括第二線路重佈結構26，其形成於該第二介電層24與該導電柱21之第二端面21b’上，且電性連接該導電柱21之第二端面21b’，又該第二線路重佈結構26上可設有半導體元件(圖略)。
綜上所述，本發明之半導體基板及其製法，主要藉由 在用以結合封裝基板之一側上之介電層中形成金屬層，以於封裝時提供一反向應力，而平衡該第一與第二介電層所造成之熱應力，故能有效避免該半導體基板發生翹曲現象，因而能提升該半導體基板與封裝基板之間的可靠度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1‧‧‧中介板
10‧‧‧矽基材
10a‧‧‧上側
10b‧‧‧下側
11‧‧‧矽穿孔
12‧‧‧線路重佈結構
2,3a,3a’,3b,5a‧‧‧半導體基板
20‧‧‧板體
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧導電柱
21a‧‧‧第一端面
21b,21b’‧‧‧第二端面
210‧‧‧介電材
22‧‧‧第一介電層
23‧‧‧金屬層
24‧‧‧第二介電層
25‧‧‧第一線路重佈結構
250‧‧‧第一介電層
251‧‧‧第一線路層
26‧‧‧第二線路重佈結構
260‧‧‧第二介電層
261‧‧‧第二線路層
27,28,40,60‧‧‧導電凸塊
4‧‧‧半導體元件
5‧‧‧半導體晶片
5’‧‧‧立體晶片堆疊結構
50‧‧‧銲錫凸塊
51‧‧‧底膠
6‧‧‧封裝基板
第1A及1B圖係為習知半導體封裝件之剖視示意圖；第2A至2E圖係為本發明之半導體基板之第一實施例之製法的剖視示意圖；第3A及3B圖係為本發明之半導體基板之第二實施例的剖視示意圖；以及第4A及4B圖係為本發明之半導體基板之封裝應用的剖視示意圖；以及第5圖係為本發明之半導體基板之另一封裝應用的剖視示意圖。
2‧‧‧半導體基板
20‧‧‧板體
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧導電柱
21a‧‧‧第一端面
21b’‧‧‧第二端面
210‧‧‧介電材
22‧‧‧第一介電層
23‧‧‧金屬層
24‧‧‧第二介電層

Claims (20)

  1. 一種半導體基板，係包括：板體，係具有相對之第一與第二表面；複數導電柱，係嵌設於該板體中，該導電柱係具有相對之第一與第二端面，該導電柱之第一端面係外露出該板體之第一表面，而該導電柱之第二端面係凸伸出該板體之第二表面；第一介電層，係形成於該板體之第二表面上；金屬層，係形成於該第一介電層上；以及第二介電層，係形成於該金屬層上，使該金屬層位於該第一介電層與第二介電層之間。
  2. 如申請專利範圍第1項所述之半導體基板，其中，該導電柱之側面上具有介電材。
  3. 如申請專利範圍第1項所述之半導體基板，其中，該導電柱之第二端面與該第二介電層之表面齊平。
  4. 如申請專利範圍第1項所述之半導體基板，其中，該第一介電層之材質係為氧化物或氮化物。
  5. 如申請專利範圍第1項所述之半導體基板，其中，該第二介電層之材質係為氧化物或氮化物。
  6. 如申請專利範圍第1項所述之半導體基板，其中，該金屬層之材質係為銅、鈦或鋁。
  7. 如申請專利範圍第1項所述之半導體基板，復包括線路重佈結構，係形成於該板體之第一表面與該導電柱之第一端面上，且電性連接該導電柱之第一端面。
  8. 如申請專利範圍第7項所述之半導體基板，其中，該線路重佈結構上設有半導體元件。
  9. 如申請專利範圍第1項所述之半導體基板，復包括線路重佈結構，係形成於該第二介電層與該導電柱之第二端面上，且電性連接該導電柱之第二端面。
  10. 如申請專利範圍第9項所述之半導體基板，其中，該線路重佈結構上設有半導體元件。
  11. 一種半導體基板之製法，係包括：提供一具有相對之第一與第二表面之板體，且該板體中具有複數導電柱，該導電柱係具有相對之第一與第二端面，該導電柱之第一端面係外露出該板體之第一表面，而該導電柱之第二端面係凸伸出該板體之第二表面；形成第一介電層於該板體之第二表面上；形成金屬層於該第一介電層上；以及形成第二介電層於該金屬層上，使該金屬層位於該第一介電層與第二介電層之間。
  12. 如申請專利範圍第11項所述之半導體基板之製法，其中，該導電柱之側面上具有介電材。
  13. 如申請專利範圍第11項所述之半導體基板之製法，其中，該導電柱之第二端面與該第二介電層之表面齊平。
  14. 如申請專利範圍第11項所述之半導體基板之製法，其中，該第一介電層之材質係為氧化物或氮化物。
  15. 如申請專利範圍第11項所述之半導體基板之製法，其 中，該第二介電層之材質係為氧化物或氮化物。
  16. 如申請專利範圍第11項所述之半導體基板之製法，其中，該金屬層之材質係為銅、鈦或鋁。
  17. 如申請專利範圍第11項所述之半導體基板之製法，復包括形成線路重佈結構於該板體之第一表面與該導電柱之第一端面上，且電性連接該導電柱之第一端面。
  18. 如申請專利範圍第17項所述之半導體基板之製法，復包括設置半導體元件於該線路重佈結構上。
  19. 如申請專利範圍第11項所述之半導體基板之製法，復包括形成線路重佈結構於該第二介電層與該導電柱之第二端面上，且電性連接該導電柱之第二端面。
  20. 如申請專利範圍第19項所述之半導體基板之製法，復包括設置半導體元件於該線路重佈結構上。
TW101125749A 2012-07-18 2012-07-18 半導體基板及其製法 TWI455272B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW101125749A TWI455272B (zh) 2012-07-18 2012-07-18 半導體基板及其製法
CN201210260164.9A CN103579160B (zh) 2012-07-18 2012-07-25 半导体基板及其制法
US13/677,939 US8970038B2 (en) 2012-07-18 2012-11-15 Semiconductor substrate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101125749A TWI455272B (zh) 2012-07-18 2012-07-18 半導體基板及其製法

Publications (2)

Publication Number Publication Date
TW201405755A TW201405755A (zh) 2014-02-01
TWI455272B true TWI455272B (zh) 2014-10-01

Family

ID=49945885

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101125749A TWI455272B (zh) 2012-07-18 2012-07-18 半導體基板及其製法

Country Status (3)

Country Link
US (1) US8970038B2 (zh)
CN (1) CN103579160B (zh)
TW (1) TWI455272B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
US9105629B2 (en) 2013-03-07 2015-08-11 International Business Machines Corporation Selective area heating for 3D chip stack
US9373564B2 (en) 2014-08-07 2016-06-21 Industrial Technology Research Institute Semiconductor device, manufacturing method and stacking structure thereof
US9431351B2 (en) * 2014-10-17 2016-08-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US9502322B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Molding compound supported RDL for IC package
TW202308087A (zh) * 2021-08-06 2023-02-16 群創光電股份有限公司 封裝元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266683A1 (en) * 2010-04-30 2011-11-03 Tao Feng Stackable Power MOSFET, Power MOSFET Stack, and Process of Manufacture
US20120018876A1 (en) * 2010-07-21 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Die Stacking Using Bumps with Different Sizes
US20120133041A1 (en) * 2010-11-26 2012-05-31 Phee Jae-Hyun Semiconductor Devices Having Electrodes and Methods of Fabricating the Same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958306B (zh) * 2009-07-14 2012-08-29 日月光半导体制造股份有限公司 内埋线路基板的制造方法
US8975183B2 (en) * 2012-02-10 2015-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Process for forming semiconductor structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266683A1 (en) * 2010-04-30 2011-11-03 Tao Feng Stackable Power MOSFET, Power MOSFET Stack, and Process of Manufacture
US20120018876A1 (en) * 2010-07-21 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Die Stacking Using Bumps with Different Sizes
US20120133041A1 (en) * 2010-11-26 2012-05-31 Phee Jae-Hyun Semiconductor Devices Having Electrodes and Methods of Fabricating the Same

Also Published As

Publication number Publication date
US8970038B2 (en) 2015-03-03
TW201405755A (zh) 2014-02-01
CN103579160B (zh) 2017-05-10
CN103579160A (zh) 2014-02-12
US20140021617A1 (en) 2014-01-23

Similar Documents

Publication Publication Date Title
TWI496270B (zh) 半導體封裝件及其製法
JP5396508B2 (ja) 介在層が埋め込まれたパッケージ基板及びその製造方法
TWI631676B (zh) 電子封裝件及其製法
TWI544599B (zh) 封裝結構之製法
TWI473218B (zh) 穿孔中介板及其製法與封裝基板及其製法
TWI541954B (zh) 半導體封裝件及其製法
TWI570842B (zh) 電子封裝件及其製法
TWI446501B (zh) 承載板、半導體封裝件及其製法
TWI689068B (zh) 具有多個共面中介元件的半導體封裝及其製造方法
TWI455272B (zh) 半導體基板及其製法
TWI614848B (zh) 電子封裝結構及其製法
TWI574333B (zh) 電子封裝件及其製法
TW202209582A (zh) 電子封裝件及其製法
TWI488270B (zh) 半導體封裝件及其製法
TWI710094B (zh) 電子封裝件及其製法
TWI550814B (zh) 承載體、封裝基板、電子封裝件及其製法
TWI497616B (zh) 半導體封裝件之製法
TW201707174A (zh) 電子封裝件及其製法
TWI601259B (zh) 電子封裝件及其半導體基板與製法
TW201806039A (zh) 電子堆疊結構及其製法
TWI544593B (zh) 半導體裝置及其製法
US20120299177A1 (en) Semiconductor component and method of fabricating the same
TWI624016B (zh) 電子封裝件及其製法
TWI467723B (zh) 半導體封裝件及其製法
TWM521807U (zh) 封裝結構及其中介板