CN103579160B - 半导体基板及其制法 - Google Patents

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Abstract

一种半导体基板及其制法，该半导体基板包括板体、嵌设于该板体中的多个导电柱、形成于该板体上的第一介电层、形成于该第一介电层上的金属层以及形成于该金属层上的第二介电层。借由在该板体的一侧的介电层中形成金属层，当该第二介电层上接置封装基板时，该金属层能提供一反向应力，以平衡该第一与第二介电层所造成的热应力，而能避免该半导体基板发生翘曲。

Description

半导体基板及其制法
技术领域
本发明涉及一种半导体基板，尤指一种具硅穿孔的半导体基板及其制法。
背景技术
在现行的覆晶封装工艺中，随着芯片的线路间距愈来愈小，而封装基板因无法配合芯片的发展，而造成无法整合的瓶颈。另一方面，因芯片与封装基板的热膨胀系数(CTE)的差异甚大(芯片的CTE约3ppm/℃，封装基板的CTE约18ppm/℃)，致使芯片与封装基板之间的热膨胀系数不匹配(mismatch)，因而产生残留的热应力(thermal stress)与翘曲(warpage)的现象，导致芯片与封装基板之间的可靠度(reliability)下降，并造成信赖性测试失败。
为了解决上述问题，以满足封装件更高集成度及更佳性能表现的需求，因此发展出硅穿孔中介板(through silicon via interposer)的技术，如图1A所示，其于一封装基板6与一半导体芯片5之间增设一中介板1。借由该中介板1的热胀系数介于封装基板6与半导体芯片5之间，以避免热膨胀系数不匹配所产生的问题。
现有中介板1的制法通过于一硅基材10上形成多个贯穿孔，再于该些贯穿孔中填充导电材质以形成硅穿孔(Through silicon via,TSV)11，再于该硅基材10的上侧10a形成线路重布结构(Redistribution layer,RDL)12以形成中介板1。于封装时，将该中介板1借由多个导电凸块60结合至该封装基板6上，再将该半导体芯片5借由多个焊锡凸块50电性连接该线路重布结构12，再形成底胶51于该中介板1与该半导体芯片5之间，以包覆该些焊锡凸块50。
然而，该中介板1的下侧10b为介电层，当该中介板1很薄时，该中介板1与封装基板6之间的CTE不匹配的情况更为显著，该中介板1容易产生热应力(thermal stress)与翘曲(warpage)的现象，如图1B所示，导致该中介板1与封装基板6之间的可靠度下降，因而造成信赖性测试失败。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种不足，本发明的主要目的在于提供一种半导体基板及其制法，能避免该半导体基板发生翘曲。
本发明的半导体基板，包括：板体，其具有相对的第一与第二表面；多个导电柱，其嵌设于该板体中，该导电柱具有相对的第一与第二端面，该导电柱的第一端面外露出该板体的第一表面，而该导电柱的第二端面凸伸出该板体的第二表面；第一介电层，其形成于该板体的第二表面上；金属层，其形成于该第一介电层上；以及第二介电层，其形成于该金属层上。
本发明还提供一种半导体基板的制法，其包括：提供一具有相对的第一与第二表面的板体，且该板体中具有多个导电柱，该导电柱具有相对的第一与第二端面，该导电柱的第一端面外露出该板体的第一表面，而该导电柱的第二端面凸伸出该板体的第二表面；形成第一介电层于该板体的第二表面上；形成金属层于该第一介电层上；以及形成第二介电层于该金属层上。
前述的半导体基板及其制法中，该导电柱的侧面上具有介电层。
前述的半导体基板及其制法中，该导电柱的第二端面与该第二介电层的表面齐平。
前述的半导体基板及其制法中，该第一或第二介电层的材质为氧化物或氮化物。
前述的半导体基板及其制法中，该金属层的材质为铜、钛或铝。
前述的半导体基板及其制法中，还包括形成线路重布结构于该板体的第一表面与该导电柱的第一端面上，且电性连接该导电柱的第一端面，以供设置半导体组件于该线路重布结构上。
另外，前述的半导体基板及其制法中，还包括形成线路重布结构于该第二介电层与该导电柱的第二端面上，且电性连接该导电柱的第二端面，以供设置半导体组件于该线路重布结构上。
由上可知，本发明的半导体基板及其制法，借由在该板体的第二表面上的介电层中形成金属层，当该第二介电层上接置封装基板时，该金属层能提供一反向应力，以平衡该第一与第二介电层所造成的热应力，所以相比于现有技术，本发明能避免该半导体基板发生翘曲，因而提升该半导体基板与封装基板之间的可靠度。
附图说明
图1A及图1B为现有半导体封装件的剖视示意图；
图2A至图2E为本发明的半导体基板的第一实施例的制法的剖视示意图；
图3A及图3B为本发明的半导体基板的第二实施例的剖视示意图；以及
图4A及图4B为本发明的半导体基板的封装应用的剖视示意图；以及
图5为本发明的半导体基板的另一封装应用的剖视示意图。
主要组件符号说明
1 中介板
10 硅基材
10a 上侧
10b 下侧
11 硅穿孔
12 线路重布结构
2,3a,3a’,3b,5a 半导体基板
20 板体
20a 第一表面
20b 第二表面
21 导电柱
21a 第一端面
21b,21b’ 第二端面
210 介电层
22 第一介电层
23 金属层
24 第二介电层
25 第一线路重布结构
250 第一介电层
251 第一线路层
26 第二线路重布结构
260 第二介电层
261 第二线路层
27,28,40,60 导电凸块
4 半导体组件
5 半导体芯片
5’ 立体芯片堆栈结构
50 焊锡凸块
51 底胶
6 封装基板。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2E为本发明的半导体基板2的制法的剖面示意图。
如图2A所示，提供一具有相对的第一与第二表面20a,20b的板体20，且该板体20中具有多个导电柱21，该导电柱21具有相对的第一与第二端面21a,21b，该导电柱21的第一端面21a外露出该板体20的第一表面20a，而该导电柱21的第二端面21b凸伸出该板体20的第二表面20b。
于本实施例中，该板体20的材质为硅，以作为封装结构中的中介板(interposer)。
此外，可以硅穿孔(Through-silicon via,TSV)工艺制作该导电柱21。
另外，该导电柱21的侧面与该第二端面21b上具有介电层210，且该介电层210为氧化物(Oxide)或氮化物(Nitride)，如二氧化硅或氮化硅。
如图2B所示，形成一第一介电层22于该板体20的第二表面20b上。
于本实施例中，该第一介电层22的材质为氮化硅(SiN)，且该第一介电层22的厚度可为0.2至2um。
如图2C所示，形成一金属层23于该第一介电层22上。于本实施例中，该金属层23的材质为铜、钛或铝。
如图2D所示，形成一第二介电层24于该金属层23上。
于本实施例中，该第二介电层24的材质为二氧化硅(SiO2)，且该第二介电层24的厚度可为1至3um。
如图2E所示，进行移除工艺，即移除凸出该第二介电层24表面的导电柱21的部分(含介电层210)，令该第二介电层24的表面与该导电柱21的第二端面21b’齐平，且该第二介电层24的上表面含有铜。
本发明的制法中，借由该金属层23作为反向应力层，使其于封装时能提供一反向应力，以平衡该第一介电层22与第二介电层24所造成的应力。
如图3A所示，形成第一线路重布结构25于该板体20的第一表面20a与该导电柱21的第一端面21a上。于本实施例中，该第一线路重布结构25包含两第一介电层250与设于该些第一介电层250上的多个第一线路层251，且该第一线路层251电性连接该导电柱21的第一端面21a。
此外，可依需求，形成第二线路重布结构26于该第二介电层24与该导电柱21的第二端面21b’上，如图3B所示。于本实施例中，该第二线路重布结构26包含一第二介电层260与设于该第二介电层260上的第二线路层261，且该第二线路层261电性连接该导电柱21的第二端面21b’。
再者，也可仅单独形成该第二线路重布结构26，而不形成该第一线路重布结构25。
另外，该第一或第二线路重布结构25,26的层数并不限于上述，而可依需求增加或减少其层数。
应用本发明的半导体基板2,3a,3b，以具有该第二介电层24的一侧(即板体20的第二表面20b上方)结合于一封装基板(图略)上。如图4A所示，该第二线路重布结构26的第二线路层261可借由如焊球的多个导电凸块27接置于一封装基板(图略)上。于本实施例中，以图3B所示的半导体基板3b为例，但可依需求选择不同态样的半导体基板作堆栈，并无特别限制。
此外，一半导体组件4(如芯片)借由如焊球的多个导电凸块40设于该第一线路重布结构25上，且该些导电凸块40为电性连接该半导体组件4与该第一线路层251。
本发明的半导体基板3b借由该金属层23提供一反向应力，以平衡该第一介电层22与第二介电层24所造成的热应力，所以当该半导体基板3b很薄时，能有效避免该半导体基板3b与封装基板之间的CTE不匹配的情况，使该半导体基板3b不会发生翘曲(warpage)现象，因而能提升该半导体基板3b与封装基板之间的可靠度。
另外，可依需求将两个半导体基板3a,3a’相堆栈，如图4B所示，其中一半导体基板3a’的导电柱21的第二端面21b’是借由导电胶或如焊球的多个导电凸块28结合另一半导体基板3a的第一线路重布结构25的第一线路层251。于本实施例中，以图3A所示的半导体基板3a为例，但可依需求选择不同态样的半导体基板作堆栈，并无特别限制。
图5为立体(3D)芯片堆栈结构5’的剖视示意图，其堆栈多个半导体基板5a，且该些半导体基板5a为半导体芯片，可于后续封装工艺中，将该立体芯片堆栈结构5’借由如焊球的多个导电凸块28结合于一封装基板(图略)上。
本发明还提供一种半导体基板2，其包括：一板体20、多个导电柱21、一第一介电层22、一金属层23以及一第二介电层24。
所述的板体20具有相对的第一与第二表面20a,20b。
所述的导电柱21嵌设于该板体20中，该导电柱21具有相对的第一与第二端面21a,21b，该导电柱21的第一端面21a外露出该板体20的第一表面20a，而该导电柱21的第二端面21b凸伸出该板体20的第二表面20b，此外该导电柱21的侧面上具有介电层210。
所述的第一介电层22形成于该板体20的第二表面20b上，且该第一介电层22的材质为氧化物或氮化物。
所述的金属层23形成于该第一介电层22上，且该金属层23的材质为铜、钛或铝。
所述的第二介电层24形成于该金属层23上，且该第二介电层24的材质为氧化物或氮化物，此外该导电柱21的第二端面21b与该第二介电层24的表面齐平。于其它实施例中，该第二介电层24的上表面还含有铜。
所述的半导体基板3a还包括第一线路重布结构25，其形成于该板体20的第一表面20a与该导电柱21的第一端面21a上，且电性连接该导电柱21的第一端面21a，此外该第一线路重布结构25上可设有半导体组件4。
所述的半导体基板3b还包括第二线路重布结构26，其形成于该第二介电层24与该导电柱21的第二端面21b’上，且电性连接该导电柱21的第二端面21b’，此外该第二线路重布结构26上可设有半导体组件(图略)。
综上所述，本发明的半导体基板及其制法，主要借由在用以结合封装基板的一侧上的介电层中形成金属层，以于封装时提供一反向应力，而平衡该第一与第二介电层所造成的热应力，所以能有效避免该半导体基板发生翘曲现象，因而能提升该半导体基板与封装基板之间的可靠度。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种半导体基板，其包括：
板体，其具有相对的第一与第二表面；
多个导电柱，其嵌设于该板体中，该导电柱具有相对的第一与第二端面，该导电柱的第一端面外露出该板体的第一表面，而该导电柱的第二端面凸伸出该板体的第二表面；
第一介电层，其形成于该板体的第二表面上；
金属层，其直接形成于该第一介电层上；以及
第二介电层，其直接形成于该金属层上。
2.根据权利要求1所述的半导体基板，其特征在于，该导电柱的侧面上具有介电层。
3.根据权利要求1所述的半导体基板，其特征在于，该导电柱的第二端面与该第二介电层的表面齐平。
4.根据权利要求1所述的半导体基板，其特征在于，该第一介电层的材质为氧化物或氮化物。
5.根据权利要求1所述的半导体基板，其特征在于，该第二介电层的材质为氧化物或氮化物。
6.根据权利要求1所述的半导体基板，其特征在于，该金属层的材质为铜、钛或铝。
7.根据权利要求1所述的半导体基板，其特征在于，该半导体基板还包括线路重布结构，其形成于该板体的第一表面与该导电柱的第一端面上，且电性连接该导电柱的第一端面。
8.根据权利要求7所述的半导体基板，其特征在于，该线路重布结构上设有半导体组件。
9.根据权利要求1所述的半导体基板，其特征在于，该半导体基板还包括线路重布结构，系形成于该第二介电层与该导电柱的第二端面上，且电性连接该导电柱的第二端面。
10.根据权利要求9所述的半导体基板，其特征在于，该线路重布结构上设有半导体组件。
11.一种半导体基板的制法，其包括：
提供一具有相对的第一与第二表面的板体，且该板体中具有多个导电柱，该导电柱系具有相对的第一与第二端面，该导电柱的第一端面系外露出该板体的第一表面，而该导电柱的第二端面系凸伸出该板体的第二表面；
形成第一介电层于该板体的第二表面上；
直接形成金属层于该第一介电层上；以及
直接形成第二介电层于该金属层上。
12.根据权利要求11所述的半导体基板的制法，其特征在于，该导电柱的侧面上具有介电层。
13.根据权利要求11所述的半导体基板的制法，其特征在于，该导电柱的第二端面与该第二介电层的表面齐平。
14.根据权利要求11所述的半导体基板的制法，其特征在于，该第一介电层的材质为氧化物或氮化物。
15.根据权利要求11所述的半导体基板的制法，其特征在于，该第二介电层的材质为氧化物或氮化物。
16.根据权利要求11所述的半导体基板的制法，其特征在于，该金属层的材质为铜、钛或铝。
17.根据权利要求11所述的半导体基板的制法，其特征在于，该制法还包括形成线路重布结构于该板体的第一表面与该导电柱的第一端面上，且电性连接该导电柱的第一端面。
18.根据权利要求17所述的半导体基板的制法，其特征在于，该制法还包括设置半导体组件于该线路重布结构上。
19.根据权利要求11所述的半导体基板的制法，其特征在于，该制法还包括形成线路重布结构于该第二介电层与该导电柱的第二端面上，且电性连接该导电柱的第二端面。
20.根据权利要求19所述的半导体基板的制法，其特征在于，该制法还包括设置半导体组件于该线路重布结构上。
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