JP2013179373A5 - 積層型半導体装置、積層型半導体装置の製造方法および半導体基板 - Google Patents

Claims (44)

1. 積層された複数の半導体チップを備える積層型半導体装置であって、
   前記複数の半導体チップは、回路領域と、前記回路領域の素子と電気的に接続された複数の第１のバンプと、前記回路領域の素子に電気的に接続されない複数の第２のバンプと、
   をそれぞれ有し、
   重なり合う前記複数の半導体チップ間で対向する前記複数の第１のバンプ同士、および、重なり合う前記複数の半導体チップ間で対向する前記複数の第２のバンプ同士が接合され、
   前記複数の第２のバンプは、前記回路領域の外側に配置され、
   前記複数の第２のバンプの間隔は、前記複数の半導体チップの接合後に充填材が注入可能となる大きさに設定され、
   前記複数の半導体チップ間には、前記複数の半導体チップの接合後に注入された前記充填材が充填される積層型半導体装置。
2. 前記複数の半導体チップは、複数のＴＳＶ（Through Si Via）と、前記複数の半導体チップ上に設けられたメタルパターンとを有し、
   前記複数の第１のバンプは、前記複数のＴＳＶの先端に形成され、
   前記複数の第２のバンプは、前記複数のＴＳＶの先端と、前記メタルパターン上とに形成され、
   前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
   前記最外の半導体チップの前記複数の第１のバンプは前記ヒートスプレッタに接触せず、前記複数の第２のバンプが前記ヒートスプレッタに接合される請求項１に記載の積層型半導体装置。
3. 前記複数の半導体チップは、複数のＴＳＶ（Through Si Via）と、前記複数の半導体チップ上に設けられたメタルパターンとを有し、
   前記複数の第１のバンプは、前記複数のＴＳＶの先端に形成され、
   前記複数の第２のバンプの何れかは前記メタルパターン上に形成され、他は前記複数のＴＳＶの先端に形成され、
   前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
   前記最外の半導体チップの前記複数の第１のバンプは前記ヒートスプレッタに接触せず、前記複数の第２のバンプが前記ヒートスプレッタに接合される請求項１に記載の積層型半導体装置。
4. 前記複数の半導体チップは、複数のＴＳＶ（Through Si Via）と、前記複数の半導体チップ上に設けられたメタルパターンとを有し、
   前記複数の第１のバンプは、前記複数のＴＳＶの先端に形成され、
   前記複数のＴＳＶの上に前記メタルパターンが形成され、前記メタルパターン上に前記複数の第２のバンプが形成され、
   前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
   前記最外の半導体チップの前記複数の第１のバンプは前記ヒートスプレッタに接触せず、前記複数の第２のバンプが前記ヒートスプレッタに接合される請求項１に記載の積層型半導体装置。
5. 前記メタルパターンは、前記複数の半導体チップの一つの外周部に接するパターンである請求項２から４の何れか１項に記載の積層型半導体装置。
6. 前記メタルパターンは、前記複数の半導体チップの一つの外周部から離間したパターンである請求項２から４の何れか１項に記載の積層型半導体装置。
7. 前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅は、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きい請求項２から６の何れか１項に記載の積層型半導体装置。
8. 前記複数の半導体チップの一つは、前記複数の第１のバンプと前記複数の第２のバンプとを有し、前記複数の第２のバンプの単位面積あたりの密度は、前記複数の第１のバンプの単位面積あたりの密度より大きい請求項１から７の何れか１項に記載の積層型半導体装置。
9. 前記複数の第１のバンプと前記複数の第２のバンプはそれぞれ同一の材質である請求項１から８の何れか１項に記載の積層型半導体装置。
10. 前記複数の第１のバンプと前記複数の第２のバンプはそれぞれ同一の大きさである請求項１から９の何れか１項に記載の積層型半導体装置。
11. 前記複数の第１のバンプの直径と前記複数の第２のバンプの直径は同一である請求項１から１０の何れか１項に記載の積層型半導体装置。
12. 前記複数の半導体チップの一つの表面からの前記複数の第１のバンプの接合面の高さは、前記複数の半導体チップの一つの表面からの前記複数の第２のバンプの接合面の高さと同一である請求項１から１１の何れか１項に記載の積層型半導体装置。
13. 前記複数の半導体チップの一つの表面からの前記複数の第１のバンプの接合面の高さは、前記複数の半導体チップの一つの表面からの前記複数の第２のバンプの接合面の高さよりも高い請求項１から１１の何れか１項に記載の積層型半導体装置。
14. 前記複数の第１のバンプと前記複数の第２のバンプとは、同一工程により形成される請求項１から１３の何れか１項に記載の積層型半導体装置。
15. 回路領域を有する半導体チップに、前記回路領域の素子と電気的に接続された複数の第１のバンプと、前記回路領域の素子とは電気的に接続されない複数の第２のバンプとを形成するバンプ形成ステップと、
    前記バンプ形成ステップを経た複数の前記半導体チップを積み重ね、対向する複数の第１のバンプ同士、および対向する複数の第２のバンプ同士を接合する積層ステップと、
    積層した半導体チップ間に充填材を注入する充填材注入ステップと
    を備え、
    前記バンプ形成ステップでは、
    前記複数の第２のバンプを、前記回路領域の外側に配置し、前記複数の第２のバンプの間隔は、接合後に前記充填材が注入可能となる大きさに設定し、
    する積層型半導体装置の製造方法。
16. 前記半導体チップに、複数のＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップと、
    前記半導体チップ上に、メタルパターンを形成するメタルパターン形成ステップと、
    積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップを更に備え、
    前記バンプ形成ステップでは、前記複数の第１のバンプを前記ＴＳＶの先端に形成し、前記複数の第２のバンプを前記ＴＳＶの先端と前記メタルパターン上とに形成し、
    前記ヒートスプレッタ接合ステップにおいて、前記最外面の前記複数の第１のバンプを前記ヒートスプレッタに接触させず、前記複数の第２のバンプを前記ヒートスプレッタに接合する請求項１５に記載の積層型半導体装置の製造方法。
17. 前記半導体チップに、複数のＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップと、
    前記半導体チップ上に、メタルパターンを形成するメタルパターン形成ステップと、
    積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップを更に備え、
    前記バンプ形成ステップでは、前記複数の第１のバンプを前記ＴＳＶの先端に形成し、前記複数の第２のバンプの何れかを前記メタルパターン上に形成し、他を前記複数のＴＳＶの先端に形成し、
    前記ヒートスプレッタ接合ステップにおいて、前記最外面の前記複数の第１のバンプを前記ヒートスプレッタに接触させず、前記複数の第２のバンプを前記ヒートスプレッタに接合する請求項１５に記載の積層型半導体装置の製造方法。
18. 前記半導体チップに、複数のＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップと、
    前記半導体チップ上に、メタルパターンを形成するメタルパターン形成ステップと、
    積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップを更に備え、
    前記バンプ形成ステップでは、前記複数の第１のバンプを前記ＴＳＶの先端に形成し、前記複数のＴＳＶの上に前記メタルパターンを形成し、前記メタルパターン上に前記複数の第２のバンプを形成し、
    前記ヒートスプレッタ接合ステップにおいて、前記最外面の前記複数の第１のバンプを前記ヒートスプレッタに接触させず、前記複数の第２のバンプを前記ヒートスプレッタに接合する請求項１５に記載の積層型半導体装置の製造方法。
19. 前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項１６から１８のいずれか１項に記載の積層型半導体装置の製造方法。
20. 前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項１６から１９の何れか１項に記載の積層型半導体装置の製造方法。
21. 前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接しないパターンである請求項１６から１９の何れか１項に記載の積層型半導体装置の製造方法。
22. 前記バンプ形成ステップでは、前記複数の第１のバンプと前記複数の第２のバンプとを形成し、
    前記バンプ形成ステップにより形成する前記複数の第２のバンプの単位面積あたりの密度は、前記複数の第１のバンプの単位面積あたりの密度より大きい請求項１５から２１の何れか１項に記載の積層型半導体装置の製造方法。
23. 前記バンプ形成ステップでは、前記複数の第１のバンプと前記複数の第２のバンプとをそれぞれ同一の材質で形成する請求項１５から２２の何れか１項に記載の積層型半導体装置の製造方法。
24. 前記バンプ形成ステップでは、前記複数の第１のバンプと前記複数の第２のバンプとをそれぞれ同一の大きさで形成する請求項１５から２３の何れか１項に記載の積層型半導体装置の製造方法。
25. 前記バンプ形成ステップでは、前記複数の第１のバンプの直径と前記複数の第２のバンプの直径が同一になるように形成する請求項１５から２４の何れか１項に記載の積層型半導体装置の製造方法。
26. 前記バンプ形成ステップでは、前記半導体チップの表面からの前記複数の第１のバンプの接合面の高さが、前記半導体チップの表面からの前記複数の第２のバンプの接合面の高さと同一になるように形成する請求項１５から２５の何れか１項に記載の積層型半導体装置の製造方法。
27. 前記バンプ形成ステップでは、前記半導体チップの表面からの前記複数の第１のバンプの接合面の高さが、前記半導体チップの表面からの前記複数の第２のバンプの接合面の高さよりも高くなるように形成する請求項１５から２５の何れか１項に記載の積層型半導体装置の製造方法。
28. 前記バンプ形成ステップでは、前記複数の第１のバンプと前記複数の第２のバンプとを同一工程で形成する請求項１５から２７の何れか１項に記載の積層型半導体装置の製造方法。
29. 前記積層ステップは、前記バンプ形成ステップを経た前記半導体チップが２次元的に複数配置された半導体基板を、積み重ねて接合する請求項１５から２８の何れか１項に記載の積層型半導体装置の製造方法。
30. 前記積層ステップは、２次元的に複数配置される半導体チップの境界に設けられた指標をアライメントマークとして位置合わせを行い、複数の半導体基板を積み重ねる請求項２９に記載の積層型半導体装置の製造方法。
31. 回路領域と、
    前記回路領域の素子と電気的に接続された複数の第１のバンプと、
    前記回路領域の素子に電気的に接続されない複数の第２のバンプと、
    をそれぞれ有する半導体基板であって、
    前記半導体基板は、複数の半導体チップを含み、
    他の半導体基板と積層されるときに、前記複数の第１のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続された前記複数の第１のバンプと接合され、前記複数の第２のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続されない前記複数の第２のバンプと接合され、
    前記複数の第２のバンプは、前記回路領域の外側に配置され、
    前記複数の第２のバンプの間隔は、前記複数の半導体チップの接合後に充填材が注入可能となる大きさに設定され、
    積層された前記複数の半導体チップ間には、前記複数の半導体チップの接合後に注入された前記充填材が充填される半導体基板。
32. 前記半導体基板は、複数のＴＳＶ（Through Si Via）と、
    メタルパターンと、を有し
    前記複数の第１のバンプは、前記複数のＴＳＶの先端に形成され、
    前記複数の第２のバンプは、前記複数のＴＳＶの先端と前記メタルパターン上とに形成され、
    積層された前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
    前記最外の半導体チップの前記複数の第１のバンプは、前記ヒートスプレッタに接触せず、前記複数の第２のバンプが前記ヒートスプレッタに接合される請求項３１に記載の半導体基板。
33. 前記半導体基板は、複数のＴＳＶ（Through Si Via）と、
    メタルパターンと、を有し
    前記複数の第１のバンプは、前記複数のＴＳＶの先端に形成され、
    前記複数の第２のバンプの何れかは前記メタルパターン上に形成され、他は前記複数のＴＳＶの先端に形成され、
    積層された前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
    前記最外の半導体チップの前記複数の第１のバンプは、前記ヒートスプレッタに接触せず、前記複数の第２のバンプが前記ヒートスプレッタに接合される請求項３１に記載の半導体基板。
34. 前記半導体基板は、複数のＴＳＶ（Through Si Via）と、
    メタルパターンと、を有し
    前記複数の第１のバンプは、前記複数のＴＳＶの先端に形成され、
    前記複数のＴＳＶの上に前記メタルパターンが形成され、前記メタルパターン上に前記複数の第２のバンプが形成され、
    積層された前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
    前記最外の半導体チップの前記複数の第１のバンプは、前記ヒートスプレッタに接触せず、前記複数の第２のバンプが前記ヒートスプレッタに接合される請求項３１に記載の半導体基板。
35. 前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項３２から３４のいずれか１項に記載の半導体基板。
36. 前記メタルパターンは、前記複数の半導体チップの一つの外周部に接するパターンである請求項３２から３５の何れか１項に記載の半導体基板。
37. 前記メタルパターンは、前記複数の半導体チップの一つの外周部から離間したパターンである請求項３２から３５の何れか１項に記載の半導体基板。
38. 前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅は、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きい請求項３２から３７の何れか１項に記載の半導体基板。
39. 前記複数の半導体チップの一つは、前記複数の第１のバンプと前記複数の第２のバンプとを有し、前記複数の第２のバンプの単位面積あたりの密度は、前記複数の第１のバンプの単位面積あたりの密度より大きい請求項３１から３８の何れか１項に記載の半導体基板。
40. 前記複数の第１のバンプと前記複数の第２のバンプはそれぞれ同一の材質である請求項３１から３９の何れか１項に記載の半導体基板。
41. 前記複数の第１のバンプの直径と前記複数の第２のバンプの直径は同一である請求項３１から４０の何れか１項に記載の半導体基板。
42. 前記複数の半導体チップの一つの表面からの前記複数の第１のバンプの接合面の高さは、前記複数の半導体チップの一つの表面からの前記複数の第２のバンプの接合面の高さと同一である請求項３１から４１の何れか１項に記載の半導体基板。
43. 前記複数の半導体チップの一つの表面からの前記複数の第１のバンプの接合面の高さは、前記複数の半導体チップの一つの表面からの前記複数の第２のバンプの接合面の高さよりも高い請求項３１から４１の何れか１項に記載の半導体基板。
44. 前記複数の第１のバンプと前記複数の第２のバンプとは、同一工程により形成される請求項３１から４３の何れか１項に記載の半導体基板。