JP2013179373A

JP2013179373A - 積層型半導体装置

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Publication number: JP2013179373A
Application number: JP2013129644A
Authority: JP
Inventors: Shingo Matsuoka; 新吾松岡
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2013-06-20
Filing date: 2013-06-20
Publication date: 2013-09-09

Abstract

【課題】立体的な実装密度が高い積層型半導体装置の安定した動作には、効率の高い放熱構造が求められる。
【解決手段】積層型半導体装置は、回路領域と、回路領域の素子と電気的に接続された第１のバンプ群と、回路領域を囲んだパターンを形成する、回路領域の素子とは電気的に接続されない第２のバンプ群とをそれぞれ備える複数の半導体チップを、第１のバンプ群の少なくとも対向しあう一部同士、および第２のバンプ群の少なくとも対向しあう一部同士を接合して積層する。
【選択図】図１

Description

本発明は、積層型半導体装置、積層型半導体装置の製造方法に関する。

各々に素子および回路が形成された半導体チップを複数積層した積層型の半導体装置がある（特許文献１参照）。積層型の半導体装置は、立体的な構造を採ることにより、実装面積を拡大することなく実効的な実装密度を向上させることができる。また、積層された半導体チップ相互の配線を短縮できるので、動作速度の向上にも寄与するといわれている。

図１９は、ウエハとウエハを積層するWafer-to-Wafer（Ｗ２Ｗ）プロセスの代表例を示す図である。なお、図１９（ａ）〜（ｆ）はウエハの一部の断面の様子を示すものであるが、全ての作業はウエハ全体に対して同時に行われる。

表面にＳｉＯ_２、Ｓｉ_２Ｎ_４，ポリイミド等の絶縁層１９０２が形成されたＳｉ基板１９０１の内部に公知の方法によりトランジスタ回路１９０３を形成する。そして、絶縁層１９０２内に、Ａｌパッド１９０４，１９０５を形成する（ａ）。次にＲＩＥ（Reactive-Ion-Etching）により絶縁層１９０２とＳｉ基板１９０１とに穴あけを行い、その中に導電体（例えばＣｕ）を充填する。この導電体は、後に積層されるウエハ同士の電気接続を行うためのものでありＴＳＶ（Through Si Via）と呼ばれる。なお、ＴＳＶ１９０６の周りには、ＳｉＯ_２等からなる絶縁膜と、ＴｉＮ等からなるバリアメタルが形成され、Ｓｉ基板１９０１との絶縁を図るようになっているが、ここでは図示を省略している（ｂ）。次に、ＴＳＶ１９０６の露出部分にバンプ１９０７を形成する（ｃ）。バンプ１９０７は例えばＳｎＡｇＣｕ等で形成されている。

続いて、（ｃ）のようにして形成されたウエハの表面同士が相対するようにして向き合わせ、バンプ１９０７同士を接合する（ｄ）。接合されたバンプ１９０７の厚みは、１つのウエハに形成されたものの厚さの２倍となるはずであるが、接合に際して押圧されるので、一般にそれよりも少し薄くなる。次に、このように接合された２つのウエハの一方の裏面をＣＭＰ等により研磨し、ＴＳＶ１９０６を露出させる（ｅ）。この工程を薄化工程という。露出したＴＳＶ１９０６の表面に新たにバンプ１９０７を形成し、これに、（ｃ）と同じ構造を有するウエハのバンプ１９０７を接合することにより、３枚のウエハ同士を接合する（ｆ）。

以下、３枚目のウエハの裏面を研磨してＴＳＶ１９０６を露出させ、その表面に新たにバンプ１９０７を形成し、これに、（ｃ）と同じ構造を有するウエハのバンプ１９０７を接合することにより、４枚のウエハ同士を接合する。これを繰り返して、多数層の積層を有する積層型半導体装置が形成される。
特開平１１−２６１０００号公報

立体的な実装密度が高くなった場合、発熱源としての回路または素子の密度も高くなる。このため、積層構造の内部には熱分布が生じやすくなり、動作の安定性にも分布が生じがちになる。即ち、積層型半導体装置の安定した動作には、効率の高い放熱構造が求められる。

上記課題を解決するために、本発明の第１の態様においては、回路領域と、回路領域の素子と電気的に接続された第１のバンプ群と、回路領域を囲んだパターンを形成する、回路領域の素子とは電気的に接続されない第２のバンプ群とをそれぞれ備える複数の半導体チップを、第１のバンプ群の少なくとも対向しあう一部同士、および第２のバンプ群の少なくとも対向しあう一部同士を接合して積層した積層型半導体装置が提供される。

また、第２の態様においては、回路領域を有する半導体チップに、回路領域の素子と電気的に接続された第１のバンプ群と、回路領域を囲んだパターンを形成する前記回路領域の素子とは電気的に接続されない第２のバンプ群とを設けるバンプ群形成ステップと、バンプ群形成ステップを経た複数の半導体チップを積み重ね、対向する第１のバンプ群同士、および対向する第２のバンプ群同士を接合する積層ステップとを備える積層型半導体装置の製造方法が提供される。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

（第１の実施形態）
素子および回路が形成された半導体チップを３次元構造へと展開する３Ｄ−ＬＳＩは、およそ３つに分類される。一つはＫＧＤ（Known-Good-Die）のみを低精度のダイボンダで積層しワイヤボンドで半導体チップ間を接続する「簡易Ｃｈｉｐ積層」であり、一つはバーンイン・テストを行った良品パッケージを積層する「パッケージ型積層」である。そしてもう一つが、Ｓｉウエハ上に素子間の貫通電極を設けウエハもしくは半導体チップ同士を直接接続して形成する「貫通電極方積層（以下、ＴＳＶ：Through Si Via積層と言う）」である。

さらにＴＳＶ積層は以下の３つの方法に分類できる。すなわち、ＫＧＤ同士を積層するChip-to-Chip（Ｃ２Ｃ）、ウエハ上にＫＧＤを搭載するChip-to-Wafer（Ｃ２Ｗ）、およびウエハ同士を直接貼り合わせるWafer-to-Wafer（Ｗ２Ｗ）である。

本実施形態では、Ｃ２ＣによるＴＳＶ積層のプロセスを用いることとし、以下図面を用いて説明する。

図１は、積層される半導体チップ１００を模式的に示す正面図である。この半導体チップ１００の内側には、回路を構成する素子および配線等が実質的に配置されている回路領域１０１を備える。そして、回路領域１０１の内側には、素子と電気的に接続された第１のバンプ群としての複数の回路バンプ１０２が形成されている。これらの回路バンプは、後述するＴＳＶ１０４の先端に設けられている。

回路領域１０１の外側には、回路領域１０１に形成されている素子と電気的に接続されていない第２のバンプ群としての複数のダミーバンプ１０３が形成されている。本実施形態においては、ダミーバンプ１０３も回路バンプ１０２と同様に、ＴＳＶ１０４の先端に設けられている。

図示の例では、回路バンプ１０２もダミーバンプ１０３も規則的なマトリックス状に配されているが、規則的に配される必要は無い。回路領域１０１内に形成される回路バンプは、回路に要求される機能によって配される素子および配線等に応じて形成されるので、その配置は規則的になるとは限らない。また、ダミーバンプ１０３は、後述するように、放熱の観点等から配されるので、特に整列していることが要求されるわけでは無い。ただし、図示の例からもわかるように、回路領域１０１の内側に配される回路バンプ１０２の単位面積当たりの分布密度と、外側に配されるダミーバンプ１０３の単位面積当たりの分布密度を比較すると、ダミーバンプ１０３のそれの方が大きいことが好ましい。これは、回路領域１０１で発生した熱をより効率的に逃がすためと、半導体チップ間の接合力を増強するために、このように構成することが好ましいからである。

図２は、半導体チップ１００の、図１に示すＡ−Ａのうち、端部付近の断面図である。回路領域１０１内に形成されたＴＳＶ１０４は、アルミ薄膜配線２０３を介して、素子としてのトランジスタ回路２０４と接続され、回路の電気接続を行う役割を果たしている。ＴＳＶ１０４は、ＲＩＥ（Reactive-Ion-Etching）により空けられた穴に導電体（例えばＣｕ）が充填されて形成される。ＴＳＶ１０４の周りには、ＳｉＯ２からなる絶縁膜２０１と、ＴｉＮ等からなるバリアメタル２０２が形成され、Ｓｉ基板との絶縁を図るように構成されている。なお、絶縁膜２０１は、Ｓｉ基板の表面にも連続して形成されている。回路バンプ１０２は、ＴＳＶ１０４の両端に設けられ、積層される他の半導体チップ等との接合に用いられ、電気接続配線としての役割を果たす。

回路領域１０１外に形成されたＴＳＶ１０４は、図示するようにトランジスタ回路２０４とは接続されておらず、電気的には回路領域１０１内の素子および配線等とは絶縁されている。なお、ＴＳＶ１０４は回路領域１０１の内外に関わらず同一の工程で形成されるので、回路領域１０１外のＴＳＶ１０４も、その周りにＳｉＯ２からなる絶縁膜２０１と、ＴｉＮ等からなるバリアメタル２０２が形成されている。

ダミーバンプ１０３は、回路領域１０１外のＴＳＶ１０４の両端に設けられ、積層されれる他の半導体チップ等との接合に用いられ、半導体チップ間の熱伝導と接合力強化に寄与する。

回路バンプ１０２もダミーバンプ１０３も、同一工程によりＴＳＶ１０４の先端に形成される。そのため、回路バンプ１０２の直径Ｒ１とダミーバンプ１０３の直径Ｒ２は同じであることが好ましい。

また、回路バンプ１０２もダミーバンプ１０３も、相対する他の半導体チップに形成されたそれぞれのバンプに押圧されて接合されるので、互いに接触するときには、その接触面が同一平面であることが好ましい。もし、それぞれの高さが異なると、一部のバンプ同士は接触することがなく、また、一部のバンプ同士は過押圧されるという状況が生じる恐れがあるからである。回路バンプ１０２同士が接触しなければ、信号の寸断に繋がるため積層型半導体装置としての機能そのものが果たせない。ダミーバンプ１０３同士が接触しなければ、熱伝導が途切れるために放熱が効率的に行われない、もしくは製造工程において接合力不足により半導体チップ同士が剥がれるという不都合が生じる。逆にバンプ同士が過押圧されると、バンプの破壊に繋がる恐れがある。したがって、回路バンプ１０２もダミーバンプ１０３も、その先端の高さは半導体チップ１００の表面からＨであり、同一の高さである。ただし、同一の高さにすることが難しい場合には、信号線の確実な導通を得るために、回路バンプ１０２のほうを若干高くしておくことが好ましい。

なお、回路バンプ１０２もダミーバンプ１０３も、例えばＳｎＡｇＣｕ等の同一材料により形成されている。

次に、図３を用いて、上記のように形成されている半導体チップを積層する工程について説明する。図３は、半導体チップの積層工程を説明する概念図である。

積層される半導体チップ群３００は、最上面の半導体チップ３０１、中間面の半導体チップ３０２、および最下面の半導体チップ３０３より構成される。中間面の半導体チップ３０２は、１枚とは限らず、２枚以上を積層しても良い。また、中間面の半導体チップ３０２と最下面の半導体チップ３０３は、図１および図２を用いて説明した半導体チップ１００と同等に構成されている。

最上面の半導体チップ３０１は、中間面の半導体チップ３０２と対向する面とは反対の面で、後述するように例えばＣｕから成るヒートスプレッタ４０１と接触する。ヒートスプレッタ４０１が導電体である場合、ヒートスプレッタ４０１と接触する面には、電気接続配線としての役割を果たす回路バンプ１０２を設けることができない。したがって、最上面の半導体チップ３０１については、トランジスタ回路２０４が形成されている面を、中間面の半導体チップ３０２側に向け、かつ、回路バンプ１０２をＴＳＶ１０４を用いることなく形成している。そのため、図示するように、ヒートスプレッタ４０１と接触する面には、回路バンプ１０２が存在しない。一方、ダミーバンプ１０３は、ヒートスプレッタ４０１と積極的に接触して放熱の効率を上げることが好ましいので、半導体チップ１００のダミーバンプ１０３と同様にＴＳＶ１０４を用いて形成される。

そして、このように準備された最上面の半導体チップ３０１、中間面の半導体チップ３０２、および最下面の半導体チップ３０３を、対向する回路バンプ１０２同士、およびダミーバンプ１０３同士を矢印方向に接触させて押圧し、互いに接合する。

なお、回路バンプ１０２同士の接合については、積層型半導体装置として機能させるために必要な電気的接続を行うものなので、一方の回路バンプ１０２に対向して、他方の回路バンプ１０２が存在しなければならないというものではない。すなわち、接続が必要な回路バンプ１０２同士が接続されるのであって、接続されていない回路バンプ１０２が存在しても良い。その意味では、対向する半導体チップのそれぞれに形成されている複数の回路バンプのうち、少なくとも一部の回路バンプ１０２同士が接合していれば良い。

同様に、ダミーバンプ１０３同士の接合についても、予定される放熱効果と接合力強化の効果が得られれば良いので、必要な数のダミーバンプ１０３同士が接合していれば良い。その意味では、対向する半導体チップのそれぞれに形成されている複数のダミーバンプ１０３のうち、少なくとも一部のダミーバンプ１０３同士が接合していれば良い。

また、最上面の半導体チップ３０１の、ヒートスプレッタ４０１と接触する面側に絶縁層を設けるなどして、ＴＳＶ１０４が直接ヒートスプレッタ４０１と接触しないようにすれば、ＴＳＶ１０４を用いることができる。このように構成すれば、中間面の半導体チップ３０２と対向する面の回路バンプ１０２を、ＴＳＶ１０４の先端に形成することができる。

図４は、上記のように形成される半導体チップ群３００と他の構成要素を積層する工程を説明する概念図である。

ヒートスプレッタ４０１は、ダミーバンプ１０３を経由して伝えられる熱を外部に放熱する。したがって、上述のように形成されている最上面の半導体チップ３０１に設けられたダミーバンプ１０３に、ヒートスプレッタ４０１を矢印方向に押しあてて接合する。ヒートスプレッタ４０１は、放熱特性が良い素材を用いる。例えばＣｕが好ましい。

そして、これら接合されたヒートスプレッタ４０１と半導体チップ群３００を、ベース４０２へ接合する。具体的には、半導体チップ群３００を構成する最下面の半導体チップ３０３の、ベース４０２との接合面には回路バンプ１０２およびダミーバンプ１０３が設けられており、これらをベース４０２へ矢印方向に押圧して接合する。なお、ベース４０２は絶縁体で形成されているので、回路バンプ１０２が接触しても問題は無い。

図５は、このようにして積層された積層型半導体装置の断面図である。上述のようにして接合・積層されたヒートスプレッタ４０１、半導体チップ群３００、およびベース４０２のそれぞれの間には、わずかながら間隙を生じている。このような間隙を封止するため、有機物を材料とするアンダーフィル５０１を充填する。具体的には、間隙の側方から液状のアンダーフィル５０１を流入し、固化させる。そしてさらに、その側方をモールド部材５０２で密封する。

図示するように、アンダーフィル５０１は、ヒートスプレッタ４０１、半導体チップ群３００、およびベース４０２のそれぞれが、回路バンプ１０２、ダミーバンプ１０３によって接合されるときに生じる間隙に充填されている。そして、その側方は、モールド部材５０２により密封されている。

図６は、これまで説明してきた各工程をまとめた、本実施形態における積層型半導体装置の製造工程を示すフロー図である。

まず、ステップＳ６０１で、ＴＳＶ１０４が形成される。具体的には、ＲＩＥにより空けられた穴に導電体が充填されて形成される。ＴＳＶ１０４の形成は、回路領域１０１の内外に関わらず、同一工程により行われる。次に、ステップＳ６０２で、回路バンプ１０２とダミーバンプ１０３が形成される。これらは、必要な個数に応じてそれぞれ複数個のバンプ群として形成される。また、回路バンプ１０２とダミーバンプ１０３は、共に一度の工程で同時に形成される。本実施形態においては、Ｃ２ＣのＴＳＶ積層として説明しているが、ＴＳＶの形成（ステップＳ６０１）およびバンプ群の形成（ステップＳ６０２）は、半導体チップに切断される前のウエハ単位で行っても良い。

そして、ステップＳ６０３で、切断された半導体チップのそれぞれが重ねあわされて積層、接合される。具体的には、図３を用いて説明したように、それぞれ対向する面に形成されている、対応する回路バンプ１０２同士、および対応するダミーバンプ１０３同士が接合されることにより実現される。このようにして積層された半導体チップ群３００にはさらに、ステップＳ６０４で、その端面のそれぞれに接触するように、ヒートスプレッタ４０１とベース４０２が接合される。その後、ステップＳ６０５で、アンダーフィル５０１により層間の間隙が封止され、そして側方がモールド部材５０２により密封されて、一連の工程を終了する。

なお、半導体チップ群３００とヒートスプレッタ４０１との接合については、最上面の半導体チップ３０１に設けられたダミーバンプ１０３に、ヒートスプレッタ４０１を押しあてて接合するものとして説明したが、これに限られない。Ｓｉ基板はそれ自体熱伝導率が高いので、ヒートスプレッタ４０１との接合面をダミーバンプ１０３も形成せずにフラットとし、熱伝導率の高い接着剤等により接合するように構成しても良い。この場合は、比較的熱伝導率が低いアンダーフィルが、ヒートスプレッタ４０１と最上面の半導体チップ３０１の間に介在することがないので、ダミーバンプ１０３の個数を確保できない場合には好ましいといえる。

以上の本実施形態にでは、半導体チップ１００、最上面の半導体チップ３０１、中間面の半導体チップ３０２、および最下面の半導体チップ３０３は、それぞれが元々比較的薄い基板にＴＳＶ１０４等の各要素が形成されていることを前提として説明した。すなわち、本実施形態の半導体チップに対しては、図１９を用いて説明した薄化工程を必要としない。しかし、比較的厚い基板を用い、薄化工程を組み入れて半導体チップ群３００を積層するようにしても良い。この場合、ステップＳ６０１からステップＳ６０３の工程を多少変更する。

具体的には、最上面の半導体チップ３０１の裏面側にトランジスタ回路２０４等の要素を形成し、ＴＳＶ１０４を形成し、その上にバンプ群を形成する。一方、中間面の半導体チップ３０２のうち、最上面の半導体チップ３０１と接合される表面側に、トランジスタ回路２０４等の要素、ＴＳＶ１０４およびバンプ群を形成する。そして、それぞれのバンプ群を接合して、最上面の半導体チップ３０１と中間面の半導体チップ３０２を積層する。この段階では、まだ互いに接合された面と反対側のそれぞれの面は、ＴＳＶ１０４が露出しておらず、バンプ群も形成されていない状態である。

そして、接合した後に中間面の半導体チップ３０２の裏面側をＣＭＰ等により研磨し、ＴＳＶ１０４を露出させる。つまり、中間面の半導体チップ３０２に対して薄化工程を行う。そして、露出したＴＳＶ１０４に対してバンプ群を形成する。

一方、最下面の半導体チップ３０３のうち、中間面の半導体チップ３０２と接合される表面側に、トランジスタ回路２０４等の要素、ＴＳＶ１０４およびバンプ群を形成する。そして、それぞれのバンプ群を接合して、すでに最上面の半導体チップ３０１と一体となっている中間面の半導体チップ３０２と、最下面の半導体チップ３０３を積層する。この段階では、最下面の半導体チップ３０３のうち、中間面の半導体チップ３０２と接合された面と反対側の面である裏面は、ＴＳＶ１０４が露出しておらず、バンプ群も形成されていない状態である。

そして、接合した後に最下面の半導体チップ３０３の裏面側をＣＭＰ等により研磨し、ＴＳＶ１０４を露出させる。つまり、最下面の半導体チップ３０３に対して薄化工程を行う。そして、露出したＴＳＶ１０４に対してバンプ群を形成する。

次に、最上面の半導体チップ３０１の表面側をＣＭＰ等により研磨し、ＴＳＶ１０４を露出させる。つまり、最上面の半導体チップ３０１に対して薄化工程を行う。そして、露出したＴＳＶ１０４に対してバンプ群を形成する。

このようにして、比較的厚い基板を用いて半導体チップ群３００を積層することができる。もちろん、中間面の半導体チップ３０２は、上記のように薄化工程を繰り返して何層も積層することができる。さらに、薄化工程を組み入れる上記手法においても、Ｃ２ＣのＴＳＶ積層に限らず、半導体チップに切断される前のウエハ単位で行う、Ｗ２ＷのＴＳＶ積層であっても良い。

以上本実施形態によれば、積層構造の内部に発生した熱を、ＴＳＶ１０４およびダミーバンプ１０３を放熱パスとしてヒートスプレッタ４０１に導き、外部へ逃がすことができるので、積層型半導体装置の安定した動作を期待できる。また、ダミーバンプ１０３をＴＳＶの先端に点状に形成したので、層間の接合後には側方からみて間隙が生じる。この側方の間隙を利用すると、アンダーフィル５０１の充填を、作業が比較的容易である流入により行える。

以下、第１の実施形態の変形例としていくつかの実施形態を説明する。共通する符号については第１の実施形態の構成と同一であるためその説明を省略し、それぞれの実施形態において特徴をなす異なる部分を説明する。

（第２の実施形態）
図７は、第２の実施形態に係る、半導体チップ１００の端部付近の断面図である。本実施形態における半導体チップ１００の正面図は、図１を用いて説明した第１の実施形態の半導体チップ１００の正面図と同じである。

図示するように、本実施形態においては、ダミーバンプ１０３は、ＴＳＶの先端に形成されるのではなく、絶縁膜２０１の上、もしくは直接Ｓｉ基板の上に設けられたバッファメタル７０１の上に形成される。このように構成することにより、Ｓｉ基板はそれ自体熱伝導率が高いのでＴＳＶに準じた放熱特性を期待でき、また、ＲＩＥによる穴の形成時間を短縮できるという効果を得る。

（第３の実施形態）
図８は、第３の実施形態に係る、半導体チップ８００を模式的に示す正面図である。回路領域１０１、複数の回路バンプ１０２（第１のバンプ群）、複数のダミーバンプ１０３（第２のバンプ群）の配置については第１の実施形態と同等であるが、メタルパターン８０１を設けた点が第１の実施形態とは異なる。具体的には、回路領域１０１を閉じて囲むように外側にメタルパターン８０１が配され、その上にダミーバンプ１０３が存在するように構成されている。

図９は、半導体チップ８００の、図８に示すＢ−Ｂのうち、端部付近の断面図である。ダミーバンプ１０３をＴＳＶ１０４の先端に設ける点は、図２を用いて説明した第１の実施形態と同様である。本実施形態においては、図２の構成に加えて、上下面のそれぞれで、複数のダミーバンプ１０３が共に載置されるようにメタルパターン８０１が更に設けられている。なお、メタルパターンは、例えば、ＰＶＤ（Physical Vapor Deposition）によりＴｉＮを蒸着させて形成される。

このように構成すると、ダミーバンプ１０３の大きさをコントロールすることにより、接合時の押圧によって、層間の対向するダミーバンプ１０３同士のみならず、隣接するダミーバンプ１０３同士も接合させることができる。その結果、対向する２枚の半導体チップ８００のそれぞれに設けられたメタルパターン８０１の間には、複数のダミーバンプが押圧されて一体となった壁が形成されることになる。つまり、接合後には、メタルパターン８０１上で隙間の無い接合層が形成されると言える。この接合層は、回路領域１０１を内包して外部空間と遮断する。したがって、回路領域１０１の保護の観点から好ましいと言える。

なお、本実施形態においては、すべてのダミーバンプ１０３がメタルパターン８０１上に配される構成を説明したが、これに限らない。即ち、一部のダミーバンプ１０３がメタルパターン８０１上に無くても、メタルパターン８０１上のダミーバンプ１０３で接合層が形成されれば、回路領域１０１の保護は達成されるからである。

また、この場合には、予めシート状に加工されたアンダーフィル５０１を、メタルパターン８０１の内部に配置しておくことで、層間の接合時に充填を行うことができる。もしくは、インクジェット方式により、アンダーフィル５０１を予めメタルパターン８０１の内部に滴下しておくことでも、層間の接合時に充填を行うことができる。

本実施形態におけるメタルパターン８０１は、半導体チップ８００の外周部より離間させて配置されているが、このように配置することで、メタルパターン８０１は、ウエハ状態から半導体チップ状態へ切断されるときの切断しろに影響を受けることが無い。したがって、接合層の一定の幅を常に確保できることから、予定される放熱効果を確実に得ることが期待できる。

（第４の実施形態）
図１０は、第４の実施形態に係る、半導体チップ８００の端部付近の断面図である。本実施形態における半導体チップ８００の正面図は、図８を用いて説明した第３の実施形態の半導体チップ８００の正面図と同じである。

図示するように、本実施形態においては、ダミーバンプ１０３は、ＴＳＶの先端に形成されるのではなく、絶縁膜２０１の上、もしくは直接Ｓｉ基板の上に設けられたメタルパターン８０１の上に形成される。このように構成することにより、Ｓｉ基板はそれ自体熱伝導率が高いのでＴＳＶに準じた放熱特性を期待でき、また、ＲＩＥによる穴の形成時間を短縮できるという効果を得る。

（第５の実施形態）
図１１は、第５の実施形態に係る、半導体チップ１１００を模式的に示す正面図である。回路領域１０１、回路バンプ１０２（第１のバンプ群）の配置については第３の実施形態と同等であるが、メタルパターン１１０１の上にダミーバンプ群（第２のバンプ群）として一体的にダミーバンプ層１１０３を設けた点が第３の実施形態とは異なる。回路領域１０１を閉じて囲むように外側にメタルパターン１１０１が配されている点は、第３の実施形態におけるメタルパターン８０１と同様である。

図１２は、半導体チップ１１００の、図１１に示すＣ−Ｃのうち、端部付近の断面図である。図示するように、本実施形態においては、ダミーバンプ層１１０３は、ＴＳＶを用いることなく、絶縁膜２０１の上、もしくは直接Ｓｉ基板の上に設けられたメタルパターン１１０１の上に形成される。このように構成することにより、接合前からメタルパターン１１０１上で隙間の無い接合層が確実に形成されることが期待できる。

また、本実施形態におけるメタルパターン１１０１は、半導体チップ１１００の外周部より離間させて配置されているが、このように配置することで、メタルパターン１１０１は、ウエハ状態から半導体チップ状態へ切断されるときの切断しろに影響を受けることが無い。したがって、ダミーバンプ層１１０３の一定の幅を常に確保できることから、予定される放熱効果を確実に得ることが期待できる。

（第６の実施形態）
図１３は、第６の実施形態に係る、半導体チップ１１００を模式的に示す正面図である。回路領域１０１、回路バンプ１０２（第１のバンプ群）の配置については第５の実施形態と同等である。また、メタルパターン１３０１の上にダミーバンプ群（第２のバンプ群）として一体的にダミーバンプ層１３０３を設けた点も第５の実施形態と同等であるが、本実施形態におけるメタルパターン１３０１の形状が第５の実施形態のそれと異なる。具体的には、回路領域１０１を完全に閉じて囲むのではなく、数箇所（図では４箇所）でパターンが寸断されている。このように構成することで、半導体チップを接合した後には寸断箇所が回路領域と連通する空隙となり、アンダーフィル５０１の充填を、作業が比較的容易である流入により行える。同時に、回路領域１０１の大部分はダミーバンプ層１３０３で囲まれるので、完全に囲まれた構成に準じた回路領域１０１の保護が期待できる。

（第７の実施形態）
図１４は、第７の実施形態に係る、半導体チップ１４００を模式的に示す正面図である。メタルパターン１４０１の上にダミーバンプ群（第２のバンプ群）として一体的にダミーバンプ層１４０３を設けた点は第５の実施形態と同等であるが、本実施形態におけるメタルパターン１４０１の位置が第５の実施形態のそれと異なる。第５の実施形態においては、メタルパターン１１０１を半導体チップ１１００の外周部から離間させて配置しているが、本実施形態においては外周部に接するように配置されている。

図１５は、半導体チップ１４００の、図１４に示すＤ−Ｄのうち、端部付近の断面図である。図示するように、本実施形態においては、ダミーバンプ層１４０３は、ＴＳＶの先端と、メタルパターン１４０１の上に形成される。このように構成することにより、接合前からメタルパターン１４０１上で隙間の無い接合層が確実に形成されることが期待できると同時に、より効率的な放熱が可能となる。なお、図示するように、ＴＳＶ１０４は、外周部に接しないようにすることが好ましい。

また、本実施形態におけるメタルパターン１４０１は、半導体チップ１４００の外周部と接して配置されているが、このように配置することで、回路領域１０１を広く確保することができ、ひいては回路バンプ１０２の配置の自由度も増す。

（第８の実施形態）
図１６は、第８の実施形態に係る、半導体チップ１６００を模式的に示す正面図である。回路領域１０１の配置については第５の実施形態と同等である。また、メタルパターン１６０１の上にダミーバンプ群（第２のバンプ群）として一体的にダミーバンプ層１６０３を設けた点も第５の実施形態と同等であるが、本実施形態におけるメタルパターン１６０１の形状および回路バンプ１６０２の配置が第５の実施形態のそれと異なる。

これまでの実施形態においては、回路バンプ１０２は、規則的なマトリックス状に配されているものとして説明してきたが、実際には回路に要求される機能によって配される素子および配線等に応じて形成されるので、その配置は規則的になるとは限らない。本実施形態においては、回路バンプ１６０２が、回路領域１０１内で偏って配置された場合を説明する。

回路バンプ１６０２が偏って配置されると、積層型半導体装置の動作時には、熱の発生やその後の分布にも偏りが生じる。そこで本実施形態においては、回路領域１０１内で発熱の大きい領域に隣接するメタルパターン１６０１の幅を、他の領域に隣接するメタルパターン１６０１の幅よりも大きくする。具体的には、図示するように、回路領域１０１内で回路バンプ１６０２の密度が高い領域を発熱の大きい領域と想定し、この領域付近のメタルパターン１６０１の幅を大きくしている。このように構成することで、より効率的な放熱パスを形成することが可能となる。

（第９の実施形態）
図６を用いて説明した半導体チップの積層についてはＣ２Ｃとして説明したが、上述のように、積層型半導体装置の製造工程としては、Ｗ２Ｗも考えられる。本実施形態においては、Ｗ２Ｗにより積層する工程の一例について説明する。

図１７は、本実施形態における、半導体チップ領域１７００が複数形成された１枚のウエハ１７０１の概要を示す図である。半導体チップ領域１７００は、ウエハ１７０１の切断線すなわち、スクライブラインによって切断された後には、個別の半導体チップとなる。また、ウエハ１７０１には、すでに複数の回路バンプおよび複数のダミーバンプであるバンプ群が形成されている。なお、本実施形態においては、第７の実施形態として説明したような、メタルパターンが半導体チップの外周部に接するものを想定する。

このように形成されるウエハ１７０１のある領域Ｅに着目すると、半導体チップ領域１７００としての、４つの半導体チップ領域１７１１、１７１２、１７１３および１７１４が、互いに隣接している。

図１８は、図１７の領域Ｅの拡大図である。本実施形態においては、メタルパターンが半導体チップの外周部に接しているので、それぞれの半導体チップ領域の境界部はメタルパターンである。そして、このメタルパターン上に想定されるスクライブライン１７２１とスクライブライン１７２２で切断されることにより、個々の半導体チップとして分割される。そして、その交点には、指標としてアライメントマーク１７３０が設けられており、ウエハとウエハを積層するときの位置合せの基準となる。ウエハ積層装置は、このアライメントマーク１７３０をターゲットとして対向するウエハ同士を接合する。このように構成することにより、メタルパターンを位置合せのためのアライメントマークとしても利用することができる。なお、アライメントマーク１７３０は、メタルパターンが蒸着されないよう、十字にマスクされることにより設けられる。なお、アライメントマーク１７３０は、十字に限らず、その他の図形であっても良い。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

第１の実施形態に係る、半導体チップ１００を模式的に示す正面図である。第１の実施形態に係る、半導体チップ１００の端部付近の断面図である。第１の実施形態に係る、半導体チップの積層工程を説明する概念図である。半導体チップ群３００と他の構成要素を積層する積層工程を説明する概念図である。第１の実施形態に係る、積層型半導体装置の断面図である。第１の実施形態に係る、積層型半導体装置の製造工程を示すフロー図である。第２の実施形態に係る、半導体チップ１００の端部付近の断面図である。第３の実施形態に係る、半導体チップ８００を模式的に示す正面図である。第３の実施形態に係る、半導体チップ１００の端部付近の断面図である。第４の実施形態に係る、半導体チップ８００の端部付近の断面図である。第５の実施形態に係る、半導体チップ１１００を模式的に示す正面図である。第５の実施形態に係る、半導体チップ１１００の端部付近の断面図である。第６の実施形態に係る、半導体チップ１１００を模式的に示す正面図である。第７の実施形態に係る、半導体チップ１４００を模式的に示す正面図である。第７の実施形態に係る、半導体チップ１４００の端部付近の断面図である。第８の実施形態に係る、半導体チップ１６００を模式的に示す正面図である。第９の実施形態に係る、半導体チップ領域１７００が複数形成された１枚のウエハ１７０１の概要を示す図である。図１７の領域Ｅの拡大図である。Ｗ２Ｗプロセスの代表例を示す図である。

１００半導体チップ、１０１回路領域、１０２回路バンプ、１０３ダミーバンプ、１０４ＴＳＶ、２０１絶縁膜、２０２バリアメタル、２０３アルミ薄膜配線、２０４トランジスタ回路、３００半導体チップ群、３０１最上面の半導体チップ、３０２中間面の半導体チップ、３０３最下面の半導体チップ、４０１ヒートスプレッタ、４０２ベース、５０１アンダーフィル、５０２モールド部材、７０１バッファメタル、８００半導体チップ、８０１メタルパターン、１１００半導体チップ、１１０１メタルパターン、１１０３ダミーバンプ層、１３０１メタルパターン、１３０３ダミーバンプ層、１４００半導体チップ、１４０１メタルパターン、１４０３ダミーバンプ層、１６００半導体チップ、１６０１メタルパターン、１６０２回路バンプ、１６０３ダミーバンプ層、１７００半導体チップ領域、１７０１ウエハ、１７１１，１７１２，１７１３，１７１４半導体チップ領域、１７２１，１７２２スクライブライン、１７３０アライメントマーク、１９０１Ｓｉ基板、１９０２絶縁層、１９０３トランジスタ回路、１９０４，１９０５Ａｌパッド、１９０６ＴＳＶ、１９０７バンプ

Claims

積層された複数の半導体チップを備える積層型半導体装置であって、
前記複数の半導体チップは、回路領域と、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子に電気的に接続されない第２のバンプと、複数のＴＳＶ（Through Si Via）と、前記複数の半導体チップ上に設けられたメタルパターンと、
をそれぞれ有し、
重なり合う前記複数の半導体チップ間で対向する前記第１のバンプ同士、および、重なり合う前記複数の半導体チップ間で対向する前記第２のバンプ同士が接合され、
前記第１のバンプは、前記複数のＴＳＶの先端に形成され、
前記第２のバンプは、前記複数のＴＳＶの先端と前記メタルパターン上とに形成され、
前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
前記最外の半導体チップの前記第１のバンプは前記ヒートスプレッタに接触せず、前記第２のバンプが前記ヒートスプレッタに接合され、
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する積層型半導体装置。
積層された複数の半導体チップを備える積層型半導体装置であって、
前記複数の半導体チップは、回路領域と、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子に電気的に接続されない第２のバンプと、複数のＴＳＶ（Through Si Via）と、前記複数の半導体チップ上に設けられたメタルパターンと、
をそれぞれ有し、
重なり合う前記複数の半導体チップ間で対向する前記第１のバンプ同士、および、重なり合う前記複数の半導体チップ間で対向する前記第２のバンプ同士が接合され、
前記第１のバンプは、前記複数のＴＳＶの先端に形成され、
前記第２のバンプの何れかは前記メタルパターン上に形成され、他は前記複数のＴＳＶの先端に形成され、
前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
前記最外の半導体チップの前記第１のバンプは前記ヒートスプレッタに接触せず、前記第２のバンプが前記ヒートスプレッタに接合され、
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する積層型半導体装置。
積層された複数の半導体チップを備える積層型半導体装置であって、
前記複数の半導体チップは、回路領域と、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子に電気的に接続されない第２のバンプと、複数のＴＳＶ（Through Si Via）と、前記複数の半導体チップ上に設けられたメタルパターンと、
をそれぞれ有し、
重なり合う前記複数の半導体チップ間で対向する前記第１のバンプ同士、および、重なり合う前記複数の半導体チップ間で対向する前記第２のバンプ同士が接合され、
前記第１のバンプは、前記複数のＴＳＶの先端に形成され、
前記複数のＴＳＶの上に前記メタルパターンが形成され、前記メタルパターン上に前記第２のバンプが形成され、
前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
前記最外の半導体チップの前記第１のバンプは前記ヒートスプレッタに接触せず、前記第２のバンプが前記ヒートスプレッタに接合され、
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する積層型半導体装置。
前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項１から３のいずれか１項に記載の積層型半導体装置。
前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項１から４の何れか１項に記載の積層型半導体装置。
前記メタルパターンは、前記半導体チップの外周部から離間したパターンである請求項１から４の何れか１項に記載の積層型半導体装置。
前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅は、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きい請求項１から６の何れか１項に記載の積層型半導体装置。
前記半導体チップは、複数の前記第１のバンプと複数の前記第２のバンプとを有し、前記第２のバンプの単位面積あたりの密度は、前記第１のバンプの単位あたりの密度より大きい請求項１から７の何れか１項に記載の積層型半導体装置。
前記第１のバンプと前記第２のバンプはそれぞれ同一の材質である請求項１から８の何れか１項に記載の積層型半導体装置。
前記第１のバンプと前記第２のバンプはそれぞれ同一の大きさである請求項１から９の何れか１項に記載の積層型半導体装置。
前記第１のバンプの直径と前記第２のバンプの直径は同一である請求項１から１０の何れか１項に記載の積層型半導体装置。
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さと同一である請求項１から１１の何れか１項に記載の積層型半導体装置。
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さよりも高い請求項１から１１の何れか１項に記載の積層型半導体装置。
前記第１のバンプと前記第２のバンプとは、同一工程により形成される請求項１から１３の何れか１項に記載の積層型半導体装置。
前記第２のバンプは、前記回路領域の外側に形成される請求項１から１４の何れか１項に記載の積層型半導体装置。
積層した半導体チップ間にアンダーフィルが充填されている請求項１から１５の何れか１項に記載の積層型半導体装置。
回路領域を有する半導体チップに、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子とは電気的に接続されない第２のバンプとを形成するバンプ形成ステップと、
複数のＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップと、
半導体チップ上にメタルパターンを形成するメタルパターン形成ステップと、
前記バンプ形成ステップを経た複数の前記半導体チップを積み重ね、対向する第１のバンプ同士、および対向する第２のバンプ同士を接合する積層ステップと、
積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップと
を備え、
前記バンプ形成ステップでは、前記第１のバンプを前記ＴＳＶの先端に形成し、前記第２のバンプを前記ＴＳＶの先端と前記メタルパターン上とに形成し、
前記ヒートスプレッタ接合ステップにおいて、最外面の前記第１のバンプを前記ヒートスプレッタに接触させず、第２のバンプを前記ヒートスプレッタに接合し、
前記バンプ形成ステップでは、複数の前記第２のバンプを形成し、
前記複数の第２のバンプは、前記積層ステップにより一体となり、前記メタルパターン上で隙間の無い接合層を形成する積層型半導体装置の製造方法。
回路領域を有する半導体チップに、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子とは電気的に接続されない第２のバンプとを形成するバンプ形成ステップと、
複数のＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップと、
半導体チップ上にメタルパターンを形成するメタルパターン形成ステップと、
前記バンプ形成ステップを経た複数の前記半導体チップを積み重ね、対向する第１のバンプ同士、および対向する第２のバンプ同士を接合する積層ステップと、
積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップと
を備え、
前記バンプ形成ステップでは、前記第１のバンプを前記ＴＳＶの先端に形成し、前記第２のバンプの何れかを前記メタルパターン上に形成し、他を前記複数のＴＳＶの先端に形成し、
前記ヒートスプレッタ接合ステップにおいて、前記最外面の前記第１のバンプを前記ヒートスプレッタに接触させず、第２のバンプを前記ヒートスプレッタに接合し、
前記バンプ形成ステップでは、複数の前記第２のバンプを形成し、
前記複数の第２のバンプは、前記積層ステップにより一体となり、前記メタルパターン上で隙間の無い接合層を形成する積層型半導体装置の製造方法。
回路領域を有する半導体チップに、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子とは電気的に接続されない第２のバンプとを形成するバンプ形成ステップと、
複数のＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップと、
半導体チップ上にメタルパターンを形成するメタルパターン形成ステップと、
前記バンプ形成ステップを経た複数の前記半導体チップを積み重ね、対向する第１のバンプ同士、および対向する第２のバンプ同士を接合する積層ステップと、
積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップと
を備え、
前記バンプ形成ステップでは、前記第１のバンプを前記ＴＳＶの先端に形成し、前記複数のＴＳＶの上に前記メタルパターンを形成し、前記メタルパターン上に前記第２のバンプを形成し、
前記ヒートスプレッタ接合ステップにおいて、前記最外面の前記第１のバンプを前記ヒートスプレッタに接触させず、第２のバンプを前記ヒートスプレッタに接合し、
前記バンプ形成ステップでは、複数の前記第２のバンプを形成し、
前記複数の第２のバンプは、前記積層ステップにより一体となり、前記メタルパターン上で隙間の無い接合層を形成する積層型半導体装置の製造方法。
前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項１７から１９のいずれか１項に記載の積層型半導体装置の製造方法。
前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項１７から２０の何れか１項に記載の積層型半導体装置の製造方法。
前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接しないパターンである請求項１７から２０の何れか１項に記載の積層型半導体装置の製造方法。
前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅が、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きくなるように、前記バンプ形成ステップにより形成する請求項１７から２２の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、複数の前記第１のバンプと複数の前記第２のバンプとを形成し、
前記バンプ形成ステップにより形成する前記複数の第２のバンプの単位面積あたりの密度は、前記複数の第１のバンプの単位あたりの密度より大きい請求項１７から２３の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、前記第１のバンプと前記第２のバンプとをそれぞれ同一の材質で形成する請求項１７から２４の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、前記第１のバンプと前記第２のバンプとをそれぞれ同一の大きさで形成する請求項１７から２５の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、前記第１のバンプの直径と前記第２のバンプの直径が同一になるように形成する請求項１７から２６の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、前記半導体チップの表面からの前記第１のバンプの接合面の高さが、前記半導体チップの表面からの前記第２のバンプの接合面の高さと同一になるように形成する請求項１７から２７の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、前記半導体チップの表面からの前記第１のバンプの接合面の高さが、前記半導体チップの表面からの前記第２のバンプの接合面の高さよりも高くなるように形成する請求項１７から２７の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、前記第１のバンプと前記第２のバンプとを同一工程で形成する請求項１７から２９の何れか１項に記載の積層型半導体装置の製造方法。
前記バンプ形成ステップでは、前記第２のバンプを前記回路領域の外側に形成する請求項１７から３０の何れか１項に記載の積層型半導体装置の製造方法。
前記積層ステップは、前記バンプ形成ステップを経た前記半導体チップが２次元的に複数配置された半導体基板を、積み重ねて接合する請求項１７から３１の何れか１項に記載の積層型半導体装置の製造方法。
前記積層ステップは、２次元的に複数配置される半導体チップの境界に設けられた指標をアライメントマークとして位置合わせを行い、複数の半導体基板を積み重ねる請求項３２に記載の積層型半導体装置の製造方法。
積層した半導体チップ間をアンダーフィルで充填するアンダーフィル充填ステップを更に備える請求項１７から３３の何れか１項に記載の積層型半導体装置の製造方法。
回路領域と、
前記回路領域の素子と電気的に接続された第１のバンプと、
前記回路領域の素子に電気的に接続されない第２のバンプと、
複数のＴＳＶ（Through Si Via）と、
メタルパターンと、をそれぞれ有する半導体基板であって、
他の半導体基板と積層されるときに、前記第１のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続された第１のバンプと接合され、前記第２のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続されない第２のバンプと接合され、
前記第１のバンプは、前記複数のＴＳＶの先端に形成され、
前記第２のバンプは、前記複数のＴＳＶの先端と前記メタルパターン上とに形成され、
前記半導体基板は、複数の半導体チップを含み、
積層された前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
前記最外の半導体チップの前記第１のバンプは、前記ヒートスプレッタに接触せず、前記第２のバンプが前記ヒートスプレッタに接合され、
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する半導体基板。
回路領域と、
前記回路領域の素子と電気的に接続された第１のバンプと、
前記回路領域の素子に電気的に接続されない第２のバンプと、
複数のＴＳＶ（Through Si Via）と、
メタルパターンと、をそれぞれ有する半導体基板であって、
他の半導体基板と積層されるときに、前記第１のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続された第１のバンプと接合され、前記第２のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続されない第２のバンプと接合され、
前記第１のバンプは、前記複数のＴＳＶの先端に形成され、
前記第２のバンプの何れかは前記メタルパターン上に形成され、他は前記複数のＴＳＶの先端に形成され、
前記半導体基板は、複数の半導体チップを含み、
積層された前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
前記最外の半導体チップの前記第１のバンプは、前記ヒートスプレッタに接触せず、前記第２のバンプが前記ヒートスプレッタに接合され、
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する半導体基板。
回路領域と、
前記回路領域の素子と電気的に接続された第１のバンプと、
前記回路領域の素子に電気的に接続されない第２のバンプと、
複数のＴＳＶ（Through Si Via）と、
メタルパターンと、をそれぞれ有する半導体基板であって、
他の半導体基板と積層されるときに、前記第１のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続された第１のバンプと接合され、前記第２のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続されない第２のバンプと接合され、
前記第１のバンプは、前記複数のＴＳＶの先端に形成され、
前記複数のＴＳＶの上に前記メタルパターンが形成され、前記メタルパターン上に前記第２のバンプが形成され、
前記半導体基板は、複数の半導体チップを含み、
積層された前記複数の半導体チップのうち最外の半導体チップの少なくとも一面に接合されたヒートスプレッタを備え、
前記最外の半導体チップの前記第１のバンプは、前記ヒートスプレッタに接触せず、前記第２のバンプが前記ヒートスプレッタに接合され、
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する半導体基板。
前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項３５から３７のいずれか１項に記載の半導体基板。
前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項３５から３８の何れか１項に記載の半導体基板。
前記メタルパターンは、前記半導体チップの外周部から離間したパターンである請求項３５から３８の何れか１項に記載の半導体基板。
前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅は、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きい請求項３５から４０の何れか１項に記載の半導体基板。
前記半導体チップは、複数の前記第１のバンプと複数の前記第２のバンプとを有し、前記第２のバンプの単位面積あたりの密度は、前記第１のバンプの単位あたりの密度より大きい請求項３５から４１の何れか１項に記載の半導体基板。
前記第１のバンプと前記第２のバンプはそれぞれ同一の材質である請求項３５から４２の何れか１項に記載の半導体基板。
前記第１のバンプと前記第２のバンプはそれぞれ同一の大きさである請求項３５から４３の何れか１項に記載の半導体基板。
前記第１のバンプの直径と前記第２のバンプの直径は同一である請求項３５から４４の何れか１項に記載の半導体基板。
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さと同一である請求項３５から４５の何れか１項に記載の半導体基板。
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さよりも高い請求項３５から４６の何れか１項に記載の半導体基板。
前記第１のバンプと前記第２のバンプとは、同一工程により形成される請求項３５から４７の何れか１項に記載の半導体基板。
前記第２のバンプは、前記回路領域の外側に形成される請求項３５から４８の何れか１項に記載の半導体基板。
積層した半導体チップ間にアンダーフィルが充填される請求項３５から４９の何れか１項に記載の半導体基板。