JP2009158764A - 積層型半導体装置、半導体基板及び積層型半導体装置の製造方法。 - Google Patents

Abstract

【課題】製造工程においてチッピングが発生しにくい積層型半導体装置を提供する。
【解決手段】所定分布密度のバンプ７が形成された回路領域９を有する半導体基板８同士が、バンプ７を接合することにより積層されて形成された積層型半導体素子であって、半導体基板１の周辺部１０には、回路領域９のバンプ７の分布密度より高い分布密度で、半導体基板１に密着してダミーバンプ１１が形成され、半導体基板１同士において、ダミーバンプ１１同士の接合がなされていることを特徴とする積層型半導体装置。
【選択図】 図１

Description

本発明は、積層型半導体装置、半導体基板、及び積層型半導体装置の製造方法に関するものである。

半導体装置においては、その集積度を上げる技術が日夜進歩しており、これまで、主として回路パターンの微細化の促進により集積度が高められてきた。しかしながら、論文（岡本和也：電子情報通信学会論文誌 J88-C pp.839-850 (2005)）に記述されているように、（１）トランジスタの物理限界、（２）半導体システムとしての性能限界、（３）装置、マスク等の高騰に起因する経済性限界、により、微細化そのものが限界を迎え、それ以上集積度を上げるために、従来の２次元から３次元構造へ展開することが一つの解として期待されている。

３Ｄ−ＬＳＩを大きく分類すると、ＫＧＤ（Known-Good-Die）のみを低精度のダイボンダで積層しワイヤボンドで半導体チップ間を接続する「簡易Chip積層」、バーンイン・テストを行った良品パッケージを積層する「パッケージ型積層」、そして、Siウエハ上に素子間の貫通電極を設けウエハもしくは半導体チープ同士を直接接続して形成する「貫通電極型積層（以下、ＴＳＶ：Through Si Via積層と称する）」に分類できる。

前２者は既に実用化の域にあり、ＴＳＶ積層が最終的な形態として期待されている。例えば、ＤＲＡＭの場合、高度な微細化を待たずにメモリセルアレイウエハの単純な積層により、チップサイズや設計線幅の変更なく容量を増大できるためである。

さて、ＴＳＶ積層を以下の３つの方法に分類する。
（１）Chip-to-Chip（Ｃ２Ｃ）：ＫＧＤ(Known-Good-Die)同士を積層する簡便な手法である。
（２）Chip-to-Wafer（Ｃ２Ｗ）：ウエハ上にＫＧＤを搭載するもので（１）と類似の系といえる。
（３）Wafer-to-Wafer（Ｗ２Ｗ）：高歩留まりウエハを前提とし、ウエハ同士を直接張り合わせる方式であり最終的な積層形態といえる。

本発明の実施の形態としては、（３）のＷ２Ｗ方式のプロセスの一つを例にとりあげるが、本発明は、Ｃ２Ｃでの背面研磨での薄化にも適用できる技術である。

Ｗ２Ｗプロセスには様々な方法が存在するが、その代表例を図６に示す。表面にSiＯ_２、Si_３Ｎ_４、ポリイミド等の絶縁層２が形成されたSi基板１の内部に公知の方法によりトランジスタ回路３を形成する。そして、絶縁層２内に、Alパッド４、５を形成し、単位回路とする。これを表面から見たものが単位回路領域となる（ａ）。なお、以下の説明においては、一つの単位回路領域のみを示しているが、全ての作業は、半導体基板全体に対して同時に行われる。

次にＲＩＥ（Reactive-Ion-Etching）により絶縁層２とSi基板１とに穴あけを行い、その中に導電体（例えばCu）を充填する。この導電体は、後に積層される半導体基板同士の電気接続を行うためのものでありＴＳＶ（Through-Si-Via）６と呼ばれる。なお、ＴＳＶ６の周りには、SiＯ_２等からなる絶縁膜と、TiＮ等からなるバリアメタルが形成され、Si基板１との絶縁を図るようになっているが図示を省略している（ｂ）。

次にＴＳＶ６の露出部分にバンプ７を形成する（ｃ）。バンプ７は例えばSnAgCu等で形成されており、半導体基板同士のＴＳＶ６の電気的接続と、ウエハ間接合の機械的強度を増すという役割をもっている。通常、バンプ７はＴＳＶ６に対応して形成されるが、機械的強度を増すために、ＴＳＶ６の無い部分にも形成される場合がある。

続いて（ｃ）のようにして形成された半導体基板の表面同士が相対するようにして向き合わせ、バンプ７同士を接合する（ｄ）。接合されたバンプ７の厚みは、１つの半導体基板に形成されたものの厚さの２倍となるはずであるが、接合に際して押圧されるので、一般にそれよりも少し薄くなる。（ｄ）においては、バンプ７の厚さを実際より薄めに描いている。

次に、このようにして接合された２つの半導体基板の一方の裏面をＣＭＰ等により研磨し、ＴＳＶ６を露出させる（ｅ）。続いて、（ｃ）と同じ構造を有する半導体基板のバンプ７を、露出したＴＳＶ６に接合することにより、３枚の半導体基板同士を接合する（ｆ）。このとき、露出したＴＳＶ６の表面に新たにバンプ７を形成し、このバンプ７と、３枚目の基板のバンプ７とを接合させるようにしてもよい。

以下、３枚目の基板の裏面を研磨してＴＳＶ６を露出させ、図６（ｃ）と同じ構造を有する半導体基板のバンプ７を、露出したＴＳＶ６に接合することにより、４枚の半導体基板同士を接合する。これを繰り返して、多数層の積層を有する積層型半導体装置が形成される。

このようにして製造される積層型半導体装置において、ＴＳＶ６の深さはなるべく浅いことが要求される。その理由の一つとして、この深さが深いと、ＲＩＥの際に穴を開ける時間がかかり、その分、スループットが低下することがあげられる。

従って、図６（ｅ）に示されるように、ＴＳＶ６の表面を露出させるために半導体基板の研磨を行ったとき、残る半導体基板の厚さは非常に薄いものとなる（５０μｍ以下となる場合が多々ある）。このような薄い半導体基板の研磨を行うとき、その周辺部（ベベル部）の強度が耐えきれず、チッピングという現象が発生する。これは、半導体基板がベベル部で特に薄くされているために、機械的強度が研磨力に耐えきれずエッジ部が撓み、エッジ部が欠ける現象である。チッピングが起こるとベベル部の乱れを起こすと共に、破片が単位回路領域に入って、研磨装置との間に挟まり、単位回路領域をも破損させるという問題が発生する。

なお、従来から、ベベル部にバンプが形成されたものが存在するが、従来のバンプの分布密度では、必要とされる機械的強度が得られず、かえってバンプ自体が剥離して、散逸し、半導体チップの歩留まりを著しく劣化させていた。

本発明はこのような事情に鑑みてなされたものであり、製造工程においてチッピングが発生しにくい積層型半導体装置、それに使用する半導体基板、及びその積層型半導体装置の製造方法を提供することを課題とする。

前記課題を解決するための第１の手段は、所定分布密度のバンプが形成された回路領域を有する半導体基板同士が、前記バンプを接合することにより積層されて形成された積層型半導体装置であって、前記半導体基板の周辺部には、前記回路領域のバンプの分布密度より高い分布密度でダミーバンプが形成され、前記半導体基板同士において、前記ダミーバンプ同士の接合がなされていることを特徴とする積層型半導体装置である。

前記課題を解決するための第２の手段は、前記第１の手段であって、前記ダミーバンプは、前記半導体基板に埋め込まれ前記半導体基板を貫通した、電気的接続を目的としないダミーＴＳＶ（Through Si Via）の先端部に形成されていることを特徴とするものである。

前記課題を解決するための第３の手段は、前記第１の手段であって、前記ダミーバンプは、前記半導体基板上に形成されたバリアメタルの上に形成されていることを特徴とするものである。

前記課題を解決するための第４の手段は、前記第１の手段から第３の手段のいずれかであって、前記半導体基板の周辺部に形成された前記ダミーバンプは、前記半導体基板同士の接合用の接点としてのみ用いられるものであることを特徴とするものである。

前記課題を解決するための第５の手段は、前記第１の手段から第４の手段のいずれかであって、前記ダミーバンプの分布密度は、前記回路領域に形成されたバンプの分布密度の1.5倍から３倍とされていることを特徴とするものである。

前記課題を解決するための第６の手段は、前記第１の手段から第５の手段のいずれかであって、前記第の手段であって、前記ダミーバンプの分布密度は、２％〜３０％であることを特徴とする。

前記課題を解決するための第７の手段は、所定分布密度のバンプが形成された回路領域を有する半導体基板であって、前記半導体基板の周辺部には、前記回路領域のバンプの分布密度より高い分布密度でダミーバンプが形成されていることを特徴とする半導体基板である。

前記課題を解決するための第８の手段は、前記第７の手段であって、前記ダミーバンプは、前記半導体基板に埋め込まれ前記半導体基板を貫通した、電気的接続を目的としないダミーＴＳＶ（Through Si Via）の先端部に形成されていることを特徴とするものである。

前記課題を解決するための第９の手段は、前記第７の手段であって、前記ダミーバンプは、前記半導体基板上に形成されたバリアメタルの上に形成されていることを特徴とするものである。

前記課題を解決するための第１０の手段は、前記第７の手段から第９の手段のいずれかであって、前記半導体基板の周辺部に形成された前記ダミーバンプは、前記半導体基板同士の接合用の接点としてのみ用いられるものであることを特徴とするものである。

前記課題を解決するための第１１の手段は、前記第７の手段から第１０の手段のいずれかであって、前記ダミーバンプの分布密度は、前記回路領域に形成されたバンプの分布密度の1.5倍から３倍とされていることを特徴とするものである。

前記課題を解決するための第１２の手段は、前記第７の手段から第１１の手段のいずれかであって、前記ダミーバンプの分布密度は、２％〜３０％であることを特徴とするものである。

前記課題を解決するための第１３の手段は、所定分布密度のバンプが形成された回路領域を有する２つの半導体基板を、前記バンプ同士を接合して積層する工程を有する積層型半導体装置の製造方法であって、前記半導体基板の周辺部に前記所定分布密度のバンプより高い分布密度でダミーバンプが形成された半導体基板を用い、前記所定密度のバンプを有する回路領域のバンプ同士を接合すると共に、前記ダミーバンプ同士を接合する工程を有することを特徴とする積層型半導体装置の製造方法である。

前記課題を解決するための第１４の手段は、半導体基板上に所定分布密度のバンプを有する回路領域を形成するステップと、前記半導体基板上の回路領域の周辺部に前記所定分布密度より高い分布密度のダミーバンプを形成するステップと、前記所定分布密度のバンプを有する回路領域のバンプ同士を接合するステップと、前記ダミーバンプ同士を接合するステップとを有することを特徴とする積層型半導体装置の製造方法である。

前記課題を解決するための第１５の手段は、前記第１３の手段又は第１４の手段であって、さらに、前記回路領域のバンプバンプ同士と、ダミーバンプ同士が接合された半導体基板の一方の非接合側の面を研磨して、研磨面の前記回路領域には前記所定分布密度のバンプ、その周辺部には前記所定分布密度より高い分布密度のダミーバンプを形成するステップと、前記所定分布密度のバンプが形成された回路領域を有し、その周辺領域には前記所定分布密度のバンプより高い分布密度のダミーバンプが形成された別の半導体基板を用意するステップと、当該別の半導体基板の前記バンプと前記研磨された面に形成された前記バンプ、当該別の半導体基板の前記ダミーバンプと前記研磨された面に形成された前記ダミーバンプとを接合するステップとを有することを特徴とするものである。

本発明によれば、製造工程においてチッピングが発生しにくい積層型半導体装置、それに使用する半導体基板、及びその積層型半導体装置の製造方法を提供することができる。

以下、本発明の実施の形態の例を、図を用いて説明する。図１は、本発明の実施の形態である積層型半導体装置を構成する１枚のウエハ８（半導体基板）の概要を示す図であり、（ａ）は全体を示す平面図、（ｂ）は、（ａ）におけるＡ部付近を示す概念断面図である。この断面図は、回路領域９（１つの大きな正方形で示される）に形成されたＴＳＶ６の中心部で切断した断面図と、高密度バンプエリア１０（１つの小さな正方形で示される）に形成されたＴＳＶ６の中心部で切断した断面図とが組み合わさって図示されている。

このウエハ８の中央部には、回路領域９が複数形成されており、回路領域９には前述のバンプ７が形成されている。回路領域９の周辺部には、高密度バンプエリア１０（１つの小さな正方形で示される）が複数形成されており、高密度バンプエリア１０内には、ダミーバンプ１１が多数形成されている。ダミーバンプ１１は、バンプ７と同じようにして、例えばSnAgCu等で形成されるが、後に示すようにＴＳＶ６を使用しないで形成される場合もある。

本発明の１つの特徴は、回路領域９内に形成されるバンプ７の分布密度よりも、高密度バンプエリア１０内に形成されるダミーバンプ１１の分布密度が高いことである。積層工程において、ダミーバンプ１１は、他のウエハ８に形成されたダミーバンプ１１、又は研磨されたSi基板１面に形成されたダミーバンプ１１と接合されるが、回路領域９内に形成されるバンプ７の分布密度よりも高い分布密度を持つので、高い接合力を有し、研磨を行うときにも、従来のように脱落する可能性が少ない。又、ウエハ８のベベル部の強度を高くする役割を有する。よって、チッピングが発生する可能性も少なくなる。

これらのダミーバンプ１１は、通常は図１（ｂ）の概念断面図に示すような構造をしている。回路領域９（Chip内ＴＳＶエリア）に形成されたＴＳＶ６は、アルミ薄膜配線２３を介して、トランジスタ回路３と接続され、回路の電気接続を行う役割を果たしているが、その両端部にバンプ７が形成される。なお、図１（ｂ）において、２１は、SiＯ_２により形成される絶縁膜であり、２２は、TiＮ等から形成されるバッファメタルである。

高密度バンプエリア１０（周辺部高密度ＴＳＶ）エリア内に形成されるダミーバンプ１１も同様にして形成されている。すなわち高密度バンプエリア１０内にも、電気的配線接続の役割を果たしていないが、ダミーバンプ１１を形成するためのＴＳＶ６が高密度に設けられている。しかし、このＴＳＶ６は、アルミ薄膜配線２３によりトランジスタ回路３と接続されることはなく、単にその両端にダミーバンプ１１を形成する役割を負っているだけである。しかし、ＴＳＶ６の構造は両者同じであり、単に配線接続の役割をはたしているかどうかが異なっているだけである。回路領域９内にも機械的強度の観点からダミーバンプ１１が形成されることがあるが、その場合には、ダミーバンプ１１が形成される位置に対応してＴＳＶ６を形成するようにしておく。

ダミーバンプ１１は、他の目的にも使用してもよいが、他のウエハ８との接合にのみ使用するようにしてもよい。

又、ダミーバンプ１１の分布密度は、回路領域９に形成されたバンプ７の分布密度の1.5倍から３倍とすることが好ましい。接合力及び強度の面からは、分布密度が高い方が望ましいが、1.5倍あれば十分な効果が得られる。又、３倍を超えるとウエハ８を積層後に注入する接着剤がウエハ８間の内部まで入りにくくなるので好ましくない。

別の観点からは、ダミーバンプ１１の分布密度は、２％〜３０％であることが好ましい。接合力及び強度の面からは、分布密度が高い方が望ましいが、２％あれば十分な効果が得られる。又、３０％を超えるとウエハ８を積層後に注入する接着剤がウエハ８間の内部まで入りにくくなるので好ましくない。

以上の説明においては、回路領域９の周辺部に上述のような高密度バンプエリア１０が形成され、その中にダミーバンプ１１が回路領域９中のバンプ７よりも高い分布密度で配置されていること、ウエハ８同士の接合に際し、ダミーバンプ１１同士が接合されることを説明したが、その他の積層型半導体装置の製造工程は、図６を用いて説明した従来の積層型半導体装置の製造工程と変わるところがないので、その説明を省略する。上記のような高密度バンプエリア１０とダミーバンプ１１を設けることにより、周辺部に特殊なシールをせずに、また背面研磨条件を変更することなく、良好なベベル部を形成することができる。

図２は、図１（ｂ）の拡大図である。ＴＳＶ６とSi層の間には、SiＯ_２からなる絶縁層２１と、TiＮからなるバッファメタル２２が嵌り込んで、ＴＳＶ６とSi層との絶縁が図られている。なお、Si基板の表面は２１で覆われて、その上に必要なアルミ薄膜配線２３が形成されている。

図３は、回路領域９に形成されたＴＳＶ６の近傍を、図４は、高密度バンプエリア１０内に形成されたＴＳＶ６（ダミーＴＳＶ）の近傍を、さらに拡大して示す図である。

以上示した例においては、バンプ７やダミーバンプ１１は、予め形成されたＴＳＶ６の両端に形成されたが、ダミーバンプ１１を形成するためには必ずしもＴＳＶ６を必要としない。特に、積層後ＴＳＶ６を露出させるために研磨されたSi基板１の表面にダミーバンプ１１を形成する場合には、Si基板１の表面にダミーバンプ１１を形成するようにすることが、ダミーＴＳＶを形成する必要がないので好ましい。

その例を図５に示す。図５のSi層の上側表面側には絶縁層２１が形成されているが、その上にバッファメタル２５を形成する。そしてその上にダミーバンプ１１を形成する。(**注意：24は不要です)
図５において、Si基板の下側表面はSiがむき出しになっており、丁度、研磨を終了した状態に相当する。この表面上にTiＮ等で直接バッファメタル２５を形成する。そして、バッファメタル２５の上にダミーバンプ１１を形成する。このようにすると、高密度バンプエリア１０や回路領域９にダミーとなるＴＳＶ６を形成しなくても、ダミーバンプ１１を高密度で形成することができる。なお、図５において、上側表面と下側表面とに、それぞれダミーバンプ１１と形成しているが、これらは独立であり、上側表面と下側表面のダミーバンプ１１間に特別の関係はない。単に、別々の表面を使用して、説明を行っただけである。

背面研磨工程は通常、粗研磨と仕上げ研磨で形成される。ここでは簡便のため粗研磨について説明するが、仕上げ研磨、ならびに最終段階である破砕層（破砕層の１０倍〜２０ｘ倍程度の２０μｍ程度）除去のための鏡面研磨についても同様に理解される。

ここでの粗研磨は、砥石外径350mm、回転速度を1750rpmとし周速度を1920m/min程度に設定した。一方、ワークチャックの回転速度を300rpmとし、砥石の送り速度を５０μｍ／min程度以上に可変的に設定し、ウエハベベル部の状態を観察した。

この場合、支配的な因子はウエハベベルに印加される横方向せん断応力である。発明者らはこの応力を研磨装置の実機上で精密に測定し、最大１０Ｎ／cm^２程度に設定、かつバンプとなる金属材料の機械的破壊とSi基板の脆性破壊について事前に有限要素法解析を施し、それらの相関関係から本発明に至った。

まず、比較例として、高密度バンプエリア１０とダミーバンプ１１を形成しないウエハ８について研磨を行った。バンプ７内の金属バンプ（Sn-Ag-Cu系）の分布密度は、1.2％、直径は200μｍである。このウエハ８のバンプ７と、全面にCu膜を成膜したウエハを接合した後、一方のウエハを100μｍまで薄化した状態において、Ｘ線透視像を観察することで評価をおこなった。その結果、強い横方向せん断応力を受け、バンプ７の一部は破損し、かつ周辺部へ散逸していた。

実施例として、研磨条件を比較例と同じとし、比較例で使用した回路領域９の周辺に５mm□の高密度バンプエリア１０を形成し、この中に、分布密度５％のダミーバンプ１１を形成した。ダミーバンプ１１の直径は200μｍである。このウエハ８のバンプ７、ダミーバンプ１１と、全面にCu膜を成膜したウエハを接合した後、一方のウエハを100μｍ以下まで薄化した場合について、チッピングの発生、バンプ７とダミーバンプ１１の剥離の状態を調べた。その結果、チッピング，バンプ７とダミーバンプ１１の剥離とも発生しないこと，また有限要素法解析どおり，Siの脆性破壊も生じないことを確認した。

本発明の実施の形態である積層型半導体装置を構成する１枚のウエハ（半導体基板）の概要を示す平面図である。 図１（ｂ）の拡大図である。 回路領域に形成されたＴＳＶの近傍を、さらに拡大して示す図である。 高密度バンプエリア内に形成されたＴＳＶ（ダミーＴＳＶ）の近傍を、さらに拡大して示す図である。 Si基板の表面にダミーバンプを形成した例を示す図である。 Ｗ２Ｗプロセスの代表例を示す図である。

符号の説明

１…Si基板、２…絶縁層、３…トランジスタ回路、４…Alパッド、５…Alパッド、６…ＴＳＶ、７…バンプ、８…ウエハ、９…回路領域、１０…高密度バンプエリア、１１…ダミーバンプ、２１…絶縁層、２２…バッファメタル、２３…アルミ薄膜配線、２４…アルミ配線層、２５…バッファメタル、２６…シード層

Claims (15)

1. 所定分布密度のバンプが形成された回路領域を有する半導体基板同士が、前記バンプを接合することにより積層されて形成された積層型半導体装置であって、前記半導体基板の周辺部には、前記回路領域のバンプの分布密度より高い分布密度でダミーバンプが形成され、前記半導体基板同士において、前記ダミーバンプ同士の接合がなされていることを特徴とする積層型半導体装置。
2. 前記ダミーバンプは、前記半導体基板に埋め込まれ前記半導体基板を貫通した、電気的接続を目的としないダミーＴＳＶ（Through Si Via）の先端部に形成されていることを特徴とする請求項１に記載の積層型半導体装置。
3. 前記ダミーバンプは、前記半導体基板上に形成されたバリアメタルの上に形成されていることを特徴とする請求項１に記載の積層型半導体装置。
4. 前記半導体基板の周辺部に形成された前記ダミーバンプは、前記半導体基板同士の接合用の接点としてのみ用いられるものであることを特徴とする請求項１から請求項３のうちいずれか１項に記載の積層型半導体装置。
5. 前記ダミーバンプの分布密度は、前記回路領域に形成されたバンプの分布密度の1.5倍から３倍とされていることを特徴とする特徴とする請求項１から請求項４のうちいずれか１項に記載の積層型半導体装置。
6. 前記ダミーバンプの分布密度は、２％〜３０％であることを特徴とする請求項１から請求項５のうちいずれか１項に記載の積層型半導体装置。
7. 所定分布密度のバンプが形成された回路領域を有する半導体基板であって、前記半導体基板の周辺部には、前記回路領域のバンプの分布密度より高い分布密度でダミーバンプが形成されていることを特徴とする半導体基板。
8. 前記ダミーバンプは、前記半導体基板に埋め込まれ前記半導体基板を貫通した、電気的接続を目的としないダミーＴＳＶ（Through Si Via）の先端部に形成されていることを特徴とする請求項７に記載の半導体基板。
9. 前記ダミーバンプは、前記半導体基板上に形成されたバリアメタルの上に形成されていることを特徴とする請求項７に記載の半導体基板。
10. 前記半導体基板の周辺部に形成された前記ダミーバンプは、前記半導体基板同士の接合用の接点としてのみ用いられるものであることを特徴とする請求項７から請求項９のうちいずれか１項に記載の半導体基板。
11. 前記ダミーバンプの分布密度は、前記回路領域に形成されたバンプの分布密度の1.5倍から３倍とされていることを特徴とする特徴とする請求項７から請求項１０のうちいずれか１項に記載の半導体基板。
12. 前記ダミーバンプの分布密度は、２％〜３０％であることを特徴とする請求項７から請求項１１のうちいずれか１項に記載の半導体基板。
13. 所定分布密度のバンプが形成された回路領域を有する２つの半導体基板を、前記バンプ同士を接合して積層する工程を有する積層型半導体装置の製造方法であって、前記半導体基板の周辺部に前記所定分布密度のバンプより高い分布密度でダミーバンプが形成された半導体基板を用い、前記所定密度のバンプを有する回路領域のバンプ同士を接合すると共に、前記ダミーバンプ同士を接合する工程を有することを特徴とする積層型半導体装置の製造方法。
14. 半導体基板上に所定分布密度のバンプを有する回路領域を形成するステップと、前記半導体基板上の回路領域の周辺部に前記所定分布密度より高い分布密度のダミーバンプを形成するステップと、前記所定分布密度のバンプを有する回路領域のバンプ同士を接合するステップと、前記ダミーバンプ同士を接合するステップとを有することを特徴とする積層型半導体装置の製造方法。
15. さらに、前記回路領域のバンプバンプ同士と、ダミーバンプ同士が接合された半導体基板の一方の非接合側の面を研磨して、研磨面の前記回路領域には前記所定分布密度のバンプ、その周辺部には前記所定分布密度より高い分布密度のダミーバンプを形成するステップと、前記所定分布密度のバンプが形成された回路領域を有し、その周辺領域には前記所定分布密度のバンプより高い分布密度のダミーバンプが形成された別の半導体基板を用意するステップと、当該別の半導体基板の前記バンプと前記研磨された面に形成された前記バンプ、当該別の半導体基板の前記ダミーバンプと前記研磨された面に形成された前記ダミーバンプとを接合するステップとを有することを特徴とする請求項１３又は請求項１４に記載の積層型半導体装置の製造方法。

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