JP2012168153A - Ｃｍｏｓ論理ｉｃパッケージおよび検査方法 - Google Patents

Abstract

【課題】検査用電極を備えるＣＭＯＳ論理ＩＣパッケージおよびその検査方法の提供。
【解決手段】パッケージ内の各接続用電極パッドに近接する位置に設けられた検査用電極とバッファゲートを備えるＣＭＯＳ論理ＩＣパッケージを提供し、プリント配線基板に実装されたＣＭＯＳ論理ＩＣパッケージの検査用電極に低電圧の検査信号を印加したときの電源電流を測定することによりパッケージ内の接続用電極パッドとプリント配線基板の電極ランド間の開放故障（断線故障および半断線故障を含む）を検査するＣＭＯＳ論理ＩＣパッケージの検査方法およびそのＣＭＯＳ論理ＩＣパッケージ。
【選択図】図５

Description

本発明は、検査用電極を有するＣＭＯＳ論理ＩＣパッケージおよび検査方法に関し、より具体的には、パッケージ内に検査用電極とバッファゲートを備えるＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理ＩＣパッケージおよびＩＣパッケージ内の接続用電極パッドとプリント配線板の電極ランド（載置部）間の開放故障（断線故障および半断線故障を含む）の検査方法に関する。

従来、ＣＭＯＳ集積回路のテスト容易化手法として電源電流を用いた試験（ＩＤＤＱ試験）が行われている。この試験は、ＣＭＯＳ集積回路の電源電流を測定し、その測定値に基づいて試験対象のＣＭＯＳ集積回路の良否判定を行うものである。正常なＣＭＯＳ集積回路では、入出力データが固定された安定状態になると、ごく微小なリーク電流しか流れないため、軽微な不良でも電源電流の変化により開放故障が検出可能である。

発明者等は、論理素子を含む回路に交流電界が供給されている状態において、論理素子を介して流れる回路の電源電流を測定し、電源電流に基づいて回路の故障の有無を判定する回路試験方法を提案した（非特許文献１）。この試験方法は、開放不良を有する回路を含む電子デバイスにおいて交流電界を伝播させることによりゲート信号入力線が断線したトランジスタのゲートの容量が荷電され、ゲートがオン／オフされることにより検出される電源電流成分を測定することにより電子デバイスの良否を判定するというものである。特許文献１および２は、非特許文献１の著者の一部に係る特許公報である。

特許第３６５７８３４号公報 特許第３６９６５０７号公報

高木正夫、橋爪正樹、一宮正博、四柳浩之著、"交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧"エレクトロニクス実装学会誌Vol.10 No.3（2007）P219〜228

近年の電子機器の小型化に伴い、プリント配線板上に実装された論理回路の製造工程で起こる故障の検出が難しくなっている。製造工程で起こる故障としては、主として短絡故障と開放故障があるが、本発明は開放故障の検出を目的としている。ここで、本発明が検出を目的とする開放故障には、断線故障が含まれるのはもちろんのこと、はんだ付けの不良などに生じる半断線型開放故障も含まれる。
開放故障の検査法としては、論理値測定による検査法、画像処理による検査法、電気的検査法が挙げられる。しかし、論理値測定による検査法では開放故障を確実に検出することは難しく、特に半断線型開放故障を検出することは不可能であった。また、画像処理による検査においては、外観上は正しく接続できているように見えても電気的には正しく接続されていない場合もあるので故障の検出精度に原理上の限界があり、また画像撮影できない位置における開放故障を検出することはできない。そこで、本発明では電気的検査により開放故障を検出することとした。

非特許文献１に記載の試験方法によれば、ＩＣパッケージのリードとプリント配線板のランド間の開放故障であるリード浮きを確実に検出することが可能である。しかしながら、この試験方法では、外部電極に数十ボルトから百ボルト前後の大きな交流電圧を印加しないと、誘導電圧の値がしきい値（例えば１．４ボルト）にならないという問題がある。すなわち、大きな電圧の検査用信号を印加する必要があることから、検査時に外部電極が他の回路素子に接触すると正常なＩＣが壊れたり基板全部が壊れたりする危険性があった。
本発明は、大きな電圧の検査用信号を印加することなく、開放故障を検出可能とすることを解決すべき課題とする。

また、ＢＧＡ（Ball Grid Array）パッケージは、プリント配線基板に取りつけられた電極ランドにボール状端子（バンプ）がはんだ付けされるが、はんだ付け部分がチップの下に隠れてしまうので、視覚的に確認することは難しく、外部電極から交流電界を印加することもできない。発明者が知る限りにおいては、ボール状端子が正常にはんだ付けされているかを迅速かつ容易に確認できる電気的検査方法はなかった。
同様に、ＳｉＰ（System in Package）におけるパッケージ内の各ＩＣチップ間の信号接続が正常にはんだ付けされているかを迅速かつ容易に確認できる電気的検査方法はなかった。
本発明は、ＢＧＡパッケージやＳｉＰにおける開放故障（断線故障および半断線故障を含む）を電気的に検出可能とすることを解決すべき課題とする。

本発明は、上記課題を解決することができる、検査用電極を備えるＣＭＯＳ論理ＩＣパッケージおよびその検査方法を提供することを目的とする。

本発明は、ＣＭＯＳ論理ＩＣパッケージをはんだ付けした際に、適切に繋がっていることを確認するための技術手段を提供するものである。すなわち、本発明は、以下の技術手段により構成される。

［１］パッケージ内の各接続用電極パッドに近接する位置に設けられた検査用電極とバッファゲートを備えるＣＭＯＳ論理ＩＣパッケージを提供し、プリント配線基板に実装されたＣＭＯＳ論理ＩＣパッケージの検査用電極に低電圧の立ち上がりが急峻な波形の検査信号を印加したときの電源電流を測定することによりパッケージ内の接続用電極パッドとプリント配線基板の電極ランド間の半断線故障を検査するＣＭＯＳ論理ＩＣパッケージの検査方法。ここで、立ち上がりが急峻な波形とは、例えば、立ち上がりが水平線となす角度が７０度以上（好ましくは８０度以上）の波形をいい、交流でも直流でもよい。

［２］前記検査信号が、実質的に矩形波であることを特徴とする［１］のＣＭＯＳ論理ＩＣパッケージの検査方法。
［３］パッケージ内の各接続用電極パッドに近接する位置に設けられた検査用電極とバッファゲートを備えるＣＭＯＳ論理ＩＣパッケージを提供し、プリント配線基板に実装されたＣＭＯＳ論理ＩＣパッケージの検査用電極に低電圧の検査信号を印加したときの電源電流を測定することによりパッケージ内の接続用電極パッドとプリント配線基板の電極ランド間の開放故障並びにＳｉＰ内のＦＣ（Flip Chip）間の開放故障を検査するＣＭＯＳ論理ＩＣパッケージの検査方法。
ここで、検査信号の電圧は例えば波高値で１０ボルト以下とすることが好ましく、より好ましくは数ボルト以下とする。ちなみに、実施例は、電源電圧３．３[Ｖ]の場合で、例えばp-p値で４．６[Ｖ]、波高値で２．３[Ｖ]である。電源電圧が[５Ｖ]であったとすると波高値で３．５[Ｖ]程度となる。接続用電極パッドと検査用電極との距離や面積によっても静電容量が変わり、印加する電圧も変動する。
［４］検査信号が、周波数一定の交流信号または直流の脈動電圧若しくは矩形電圧であることを特徴とする［３］のＣＭＯＳ論理ＩＣパッケージの検査方法。

［５］パッケージ内にワイヤボンディングされたＩＣチップ、接続用電極パッドおよびバッファゲートを有し、接続用電極パッドと電気的に接続されるプリント配線基板接続用端子を備えるＣＭＯＳ論理ＩＣパッケージであって、パッケージ内の各接続用電極パッドに近接する位置に設けられた検査信号を印加するための検査用電極を備えることを特徴とするＣＭＯＳ論理ＩＣパッケージ。
［６］パッケージ内にフリップチップボンディングされたＩＣチップおよびバッファゲートを有し、ＴＳＶからなる接続用電極と電気的に接続されるプリント配線基板接続用端子を備えるＣＭＯＳ論理ＩＣパッケージであって、検査信号を印加するための検査用電極をＴＳＶの一部を電気的に接続して構成したことを特徴とするＣＭＯＳ論理ＩＣパッケージ。
［７］プリント配線基板接続用端子がＢＧＡであることを特徴とする［５］または［６］のＣＭＯＳ論理ＩＣパッケージ。

本発明によれば、開放故障に係る検査工数を大幅に削減することができ、ひいてはＣＭＯＳ論理ＩＣパッケージの実装コストを大幅に削減することが可能である。
また、検査用電極に低電圧の信号を印加すればよいため、検査に伴い正常なＩＣや基板全部が壊れる危険性がない。
さらには、従来有効な検出手段がなかった、ＢＧＡパッケージやＳｉＰにおける開放故障（断線故障および半断線故障を含む）を検出することも可能である。

バッファゲートの直流特性の説明図である。 リード浮き検出の原理の説明図である。 ＱＦＰのリード浮きまたはＢＧＡのはんだ付け不良による開放故障の模式図である。 故障回路に保護ダイオードが入っている場合の検査用交流信号印加時の等価回路である。 誘起されたv_F(t)と電源電流I_DD(t)の関係を示すグラフである 従来の電源電流テスト法によるリード浮き検査装置の構成図である。 ＣＭＯＳ論理ＩＣパッケージの実装態様を示す図である。 本発明に係るＣＭＯＳ論理ＩＣパッケージの一構成例を示す図である。 図８のＣＭＯＳ論理ＩＣパッケージの側面図である。 実施例１に係る故障回路の電源電流波形と検査信号波形を示すグラフ（１）（２）である。 実施例１に係る故障回路の電源電流波形と検査信号波形を示すグラフ（３）（４）である。 実施例１に係る故障回路の電源電流波形と検査信号波形を示すグラフ（５）（６）である。 実施例１に係る正常回路の電源電流波形と検査信号波形を示すグラフ（７）（８）である。 図４において、故障が半断線故障である場合の検査用矩形波信号印加時の等価回路である。 実施例２に係る半断線故障を検査するために行った実験回路の入力部の配線図である。 実施例２に係る正常回路と故障回路の電源電流波形と検査信号波形を示すグラフ（１）（２）である。

１．バッファ回路の直流特性
図１にＣＭＯＳバッファゲートの入出力電圧静特性を示す。図１(b)より、V_iがV_DDまたはGNDであれば、バッファゲートには電源電流が流れないことが分かる。また、V_iがV_DDであればV_outはV_DD，V_iがGNDであればV_outはGNDとなる。つまりバッファゲートの出力信号線はV_DD線かGND線につながる。ＣＭＯＳバッファゲートの入力信号線に開放故障が発生していなければ、静的電源電流は流れないことになる。
ＣＭＯＳバッファゲートの入力信号線に開放故障が発生すると、故障入力信号線はV_DD線かGND線のどちらにも接続されないため、故障入力信号線の電位は不定となる。そのため、故障入力信号線の論理値が０，１のどちらになるか予測できない。それが、論理値測定による検査法での開放故障の検出を困難にしている原因となっている。また、回路の電源電流測定による検査法を用いたとしても、故障入力信号線につながるｐＭＯＳ、ｎＭＯＳ両方がＯＮとなる電位を故障入力線が必ずとるとは限らないため、開放故障が発生しても電源電流が流れず、その故障を見逃す可能性がある。いずれにしても故障入力信号線の電位が不定となることが開放故障を見逃す原因となっている。
検査法は、被検査回路の外部から交流電界E(t)を印加し、故障入力信号線の電位が不定とならないように回路外部から制御する。そして故障入力リードにつながるｎＭＯＳ、ｐＭＯＳをともにＯＮにさせ、それによって流れる電源電流を測定し、開放故障を検出する。図２(a)のバッファゲートの入力リードに開放故障（リード浮き）が発生し、その回路外部から交流電界E(t)を印加したときの等価回路を図２(b)に示す。v_E(t)を電極間に印加することにより発生する交流電界E(t)で誘導電圧v_F(t)が発生し、バッファゲート内のｎＭＯＳ、ｐＭＯＳのゲート電圧が時間的に変化する。その誘導電圧v_F(t)がバッファゲート内のｎＭＯＳとｐＭＯＳが共にＯＮとなる電圧範囲内であれば、電源電流がそれらのｎＭＯＳとｐＭＯＳを通って流れる。すると、故障入力リードの電位は時間とともに変化する。その範囲は、図１の直流特性を持つバッファゲートの場合、V_i1 ≦ Vi ≦ V_i2 となる。

２．交流電圧印加用の検査用電極を内部に設けたＩＣのパッケージ端子とプリント配線板のランド間のはんだ付け不良による開放故障の検出
検査用交流信号を印加した時、ＩＣチップ内の信号用電極パッド間には図５の誘導電圧v_F(t)が誘起される。v_F(t)が、V_i1 ≦ v_F(t) ≦ V_i2 のとき、貫通電流である異常な電源電流I_DD(t)が流れる。ここで、v_F(t)の下側が欠けるのは、（図２では省略しているが）図４のように保護ダイオードが入っているためである。この場合はD2の効果で、ダイオードの電圧降下がV_diあり、−V_diより低くはならない。

図５(a)はv_F(t)の波高値V_a1がV_i2 より小さい場合のv_F(t)によって流れる電源電流I_DD(t)の波形を示したものである。v_F(t)が V_i1 より小さい場合はｐＭＯＳはＯＮであるがｎＭＯＳがＯＦＦのため電源電流は流れない。v_F(t)が V_i1 ≦ v_F(t)になったとき、ｎＭＯＳがＯＮになって電流が流れ、電源電流I_DD(t)はv_F(t)がしきい値で最大となる。v_F(t)がしきい値を超すとｐＭＯＳに流れる電流が減り、v_F(t)の山のところで最少となる。v_F(t)が下がるとｐＭＯＳに流れる電流が増え、しきい値で再び最大となる。v_F(t)が下がってv_F(t) ＜ V_i1となるとｎＭＯＳがＯＦＦとなり、電源電流は流れなくなる。

図５(b) はv_F(t)の波高値V_a2がV_i2 より大きい場合のv_F(t)によって流れる電源電流I_DD(t)の波形を示したものである。v_F(t)が V_i2 ＜ v_F(t) のときは、ｐＭＯＳがＯＦＦになるため一旦電源電流が流れず、v_F(t)が下がってきてv_F(t) ≦ V_i2 となったときｐＭＯＳがＯＮになり電源電流I_DD(t)は再び流れ、しきい値で最大となる。v_F(t) ＜ V_i1でｎＭＯＳがＯＦＦとなり、電源電流は流れなくなる。

３．検査方法の概要
上記非特許文献１には、図６に示す検査装置により、リード浮きを検査することが開示されている。この実験では、検査対象リードの上に設置する外部電極は底面が一辺５０ｍｍの正方形で厚み１０ｍｍの直方体の真鍮製金属ブロックをパッケージ樹脂に接触して配置し、プリント配線板の下に厚さ１２ｍｍの真鍮製金属平板に８５μｍ厚のビニールで被覆した外部電極を配置している。
本発明の検査装置も基本的な構成は図６示すものと同じである。しかし、本発明においては、プリント配線基板の上下に外部電極を配置することは不要である。本発明では、プリント配線基板の上下に配置する外部電極に代えて、内部に交流電圧印加用の検査用電極が設けられたＩＣを用いるからである。かかるＩＣを用いることにより、本発明は印加する交流電圧が低電圧（例えば、ＩＣの電源電圧の０．７倍程度）でも異常な電源電流を検出することを可能としている。すなわち、本発明では、数ボルト以下の低電圧の交流電圧を印加すれば、開放故障を生じている場合にしきい値を超える誘導電圧を誘起することができ、異常な電源電流を検出することができる。

印加する交流電圧の大きさは、ＩＣ内部に設けた交流電圧印加用の検査用電極と開放故障の信号線接続用電極パッドによって構成される静電容量（コンデンサ）の大きさに依存する。静電容量は検査用電極と接続用電極パッド間の距離に反比例し、電極の面積に比例する。そのため、検査を始める前に検査用信号の電圧を最適な値に調整しておくことが好ましい。実験では、ＩＣの電源電圧以下の電圧で異常な電源電流が流れ始め、電源電圧の０．７倍程度の電圧で検出可能な電源電流が流れることを確認した（後述の実施例１参照）。

４．検査対象
本発明が検査対象とするＣＭＯＳ論理ＩＣパッケージについて説明する。
本発明は、ＣＭＯＳ論理ＩＣパッケージ、例えば、ＱＦＰ（Quad Flat Package）、ＢＧＡ、ＳｉＰ（System in Package）等のパッケージを検査対象としている。これらのパッケージのＦＰＧＡやＣＰＬＤ（Complex Programmable Logic Device）の入力部にはレシーバ用バッファ回路が設けられている。本発明では、ＩＣチップ内の入力信号線とその接続用電極パッドに近接する位置に交流信号印加用の検査用電極を設け、検査用電極に交流電圧または矩形波電圧を印加してレシーバ用バッファゲート回路に流れる異常な電源電流を検知することにより開放故障の判定を行っている。

以下に、具体例を挙げて説明する。
ＳｉＰ（System in Package）は、複数のチップを内蔵するパッケージの通称であり、同じ種類のチップだけを内蔵する場合をＭＣＰ、異なる種類のチップを内蔵する場合をＳｉＰとするメーカーが多いようである。複数のチップが同一平面上に配設されるプレーン型とチップが積層されるスタック型がある。チップ本体の外方へ延出（突出）する複数の端子の実装態様としては、スルーホールにピンを挿入する挿入実装やリード（ＱＦＰ）やはんだバンプ（ＢＧＡ）をランド（接続端子）に設置する表面実装がある。図７（１）は、ＱＦＰにおける実装例を示し、（２）はＢＧＡによる実装例を示している。

リードを複数備えるＩＣパッケージの場合、全ての信号入力線（接続用電極パッドからランドまでを電気的に接続する線）について、その近接位置であってパッケージ本体の内部に検査用電極を設ける。検査用電極の配設位置は、接続用電極パッドの直上または直下であることが好ましいが、交流電界を印加できる位置であれば多少位置がずれていても構わない。他方で、印加する交流電圧または矩形波電圧を低く抑えるためには、信号入力線のできるだけ近い位置に検査用電極を設ける。

図８および９に本発明に係るＣＭＯＳ論理ＩＣパッケージの一構成例を示す。このＩＣパッケージは、全ての信号入力線に近接位置で重なる（水平方向にクロスする）検査用電極３を備えている。図８では、ＩＣチップ１の外縁に沿って設けられた方形状の検査用電極３を開示しているが検査用電極形状はこれに限定されず、板状や環状であってもよい。パッケージに導電性シールド板が内蔵されている場合には、これを検査用電極の代替品として利用し、検査後にＧＮＤ（アース）に接続してシールドとして利用することもできる。
ＩＣチップを階層化する場合には、各チップに対応する検査用電極３を設ける必要がある。図９に示すように、検査用電極３は、信号線接続用電極パッド４と絶縁素材であるダイパッド２を介して積層するように設けられている。図９では接続用端子を図示省略しているが、パッケージ基板５にリードまたはバンプが設けられてプリント配線基板に実装される。また、通常はパッケージ基板５上の各部材を樹脂により封止する。

ＢＧＡ（Ball Grid Array）は、パッケージ底面に格子状に設けられたボール状端子（はんだバンプ）を有する。ＱＦＰと比較して多数の端子を設けることが出来る上、周囲にリードが張り出さないので実装面積を縮小可能とする技術である。本発明のＩＣパッケージは、全ての信号入力線（接続用電極パッドからランドまでを電気的に接続する線）について、その近接位置であってパッケージ本体の内部に検査用電極を備えている。検査用電極の配設位置は、封止樹脂内、ＩＣチップ内またはダイパッド内に配置する。ダイパッド内の検査用電極としては、例えば後述のビア（Via）を用いることができる。

ＴＳＶ（Through Silicon Via）接続は、シリコン基板を貫通して形成する貫通電極（ＴＳＶ）により複数のＩＣチップを積層した三次元実装する技術であって、チップ間を最短距離で接続することで高機能、高速動作を実現可能とするものである。例えば、シリコン基板上に数十μmφの貫通孔をあけ、その貫通孔に導電材料として銅を充填し、チップを積層する際は上段に積層するチップに下段のチップと接続させるためのバンプを形成し接続させることでワイヤを用いずに垂直積層を可能にするものである。
ＴＳＶの数は一般に冗長に設けられており、１つのチップに１００×１００個以上設けられることもある。本発明では、未使用のＴＳＶが多数あることに着目し、信号接続に使用しているＴＳＶに隣接ないし近接する多数のＴＳＶを電気的に接続して検査用電極を形成する。すなわち、隣接ないし近接する貫通電極を広い意味の環状に接続し、検査用電極を構成する。なお、検査後は、雑音の影響を受けたり伝送特性を悪くしたりしないように、検査用電極をＧＮＤ（アース）に接続することが望ましい。

以上に説明した本発明は、さらに次の特徴を有する。
本発明では回路内に開放故障が一つでもある場合には、そのＩＣチップは不良品と判定することを前提としている。したがって、開放故障が生じている信号線を特定することは不要である。別の言い方をすれば、本発明の検査方法は、単一故障も多重故障も区別せずに不良品と判定することを前提としている。

本発明の検査方法では、検査信号の周波数は変化させる必要ない。誘導電圧がしきい値付近を時間をかけて変化する方が、異常な電源電流を検出しやすいことが実験から分かった。また、周波数を高くしてＬｏｗレベルからＨｉｇｈレベル（あるいはＨｉｇｈレベルからＬｏｗレベル）へ変化する時間を早くすると、しきい値付近の値が短くなり、異常な電源電流が流れる時間が短くなるので検出が難しくなることを確認することができた。このことから好ましい周波数の範囲としては、数ｋＨｚ〜数１０ｋＨｚが例示される。
検査用電極に印加する検査用電気信号は、交流信号でなく、半波整流のような直流信号でもよい。すなわち、Ｌｏｗレベルからしきい値を超えてＨｉｇｈレベル（あるいはＨｉｇｈレベルからしきい値を超えてＬｏｗレベル）へ変化する信号を誘起できる信号であればよい。
また、半断線故障を検出する際は、正弦波ではなく立ち上がりが急峻な波形（好ましくは矩形波）を入力する。保護ダイオードが入っている回路に半断線故障がある場合の等価回路を図１４に示す。検査用電極に矩形波を印加した時半断線故障を含む検査入力部は微分回路とみなせるので、検査用電気信号に矩形波を入力することによりＬｏｗレベルからしき値を超えてＨｉｇｈレベルへ変化した後にＨｉｇｈレベルからしきい値を超えてＬｏｗレベルへ変化する信号を誘起できる。

以下では、本発明の詳細を実施例により説明するが、本発明の範囲は実施例により何ら限定されるものではない。

検査用電極を設けた試料（VDEC-PC492-BU7084-AA）において、３３ピンをリード浮きとした異常回路で検査用電極に周波数１ｋＨｚの検査信号を印加して交流電界を発生させ、電源電流を測定した。電源電圧３．３[Ｖ]である。検査装置の構成は、検査用電極１１，１２が無い点を除いては、図６と同様である。図１０〜１２に故障回路におけるオシロスコープでの測定結果を示す。各図中、Ｃｈ２は電源電流、Ｃｈ３は検査信号である。

図１０に示す（１）は検査信号の電圧がp-p（ピークトウピーク）値で６１．８７ｍＶの場合で電源電流に脈動は見られない。（２）は検査信号の電圧がp-p値で２．０１９Ｖの場合であり、電源電流が流れ始めるところを示している。
図１１に示す（３）は検査信号の電圧がp-p値で４．２８８Ｖの場合であり、（４）は検査信号の電圧がp-p値で４．３９３Ｖの場合であり、いずれの場合も交流電界に同期した電源電流の脈動が観察される。
図１２に示す（５）は検査信号の電圧がp-p値で４．５１７Ｖの場合であり、（６）は検査信号の電圧がp-p値で４．７７６Ｖの場合であり、いずれの場合も交流電界に同期した電源電流（交流レンジで測定）の脈動が観察されるが、脈動波形の頂点が陥没した形状となっている。これは、図２を見ると分かるように、貫通電源電流はＣＭＯＳゲートの入力電圧がVthの場合に最大となることに起因する。すなわち、入力電圧がしきい値を超えた場合貫通電源電流は減り検査信号の山で最少となり、検査信号電圧が下がると貫通電源電流は増えて、ＣＭＯＳゲートの入力電圧がVthになると最大となる。更に入力電圧が下がると貫通電源電流は減り、Vi1になると貫通電源電流は流れなくなる。検査信号の電圧は、それによって開放故障を起こしている入力信号に誘起される電圧がしきい値を超える大きさでなければならないので、検査試料毎に最適な入力電圧を設定する必要がある。

図１３に示す（７）および（８）は、正常回路（リード３３＝ＧＮＤ）の検査用電極に周波数１ｋＨｚの検査信号を印加し、電源電流を測定した結果である。Ｃｈ２は電源電流（直流レンジで測定）であり、静的電源電流は流れているが、異常な電源電流は流れていないことが観察される。

以上のとおり、本実施例により、検査用電極を設けた試料に４Ｖ前後の検査信号を印加することにより、異常な電源電流を検出できることを確認することができた。

検査用電極を設けた試料（EPM7064AETC100-10）において、７１ピンをa0とした故障回路で検査用電極に矩形波の検査信号を印加して交流電界を発生させ、電源電流を測定した。電源電圧３．３[Ｖ]である。
ＩＣ内に検査用電極を設けることができないので、半断線故障を挿入した端子の隣のＮＣ端子（接続されていない端子）を検査用電極とした（図１５参照）。また、半断線故障は、正常にはんだ付けされた入力端子とアース間に抵抗器を接続することにより作出した。検査時の可変抵抗器の抵抗値は２００オームとした。ＮＣ端子の信号線と半断線故障を挿入した二つの信号間の静電容量は不明である。この信号間の静電容量だけでは微分パルスの時定数が小さいので０．０１μＦのチタコン（セラミックコンデンサ）を並列に接続した。したがって、Ｃは信号間の静電容量に０．０１μＦが加算された値となる。

図１６（１）は正常回路の測定波形である。電流プローブのレンジは５Ａ／Ｖであり、Ｃｈ２の電流波形はＤＣで測定している。電圧がp-p（ピークトウピーク）値で３．６２７Ｖである矩形波の検査信号を印加したところ、電源電流は静的電源電流I_DDQが１５ｍＡ程流れ、異常な電源電流I_DD(t)は流れなかった。
図１６（２）は、（１）と同じ条件で測定した故障回路の測定波形である。電圧がp-p（ピークトウピーク）値で３．６４２Ｖである矩形波の検査信号を印加したところ、静的電源電流I_DDQが１５ｍＡ程流れ、異常な電源電流I_DD(t)がピークで４ｍＡ程流れることが確認できた。

実施例２により、入力する矩形波の振幅を大きくしていき、微分波形がしきい値を超える程度に設定すると、異常な電源電流I_DD(t)が流れることが確認できた。これにより、実施例２に係る電源電流テストにより半断線故障の検出が可能であるとことが分かった。なお、可変抵抗器の抵抗値を変えて実験をしたところ、少なくとも１０オームのオーダで半断線故障の検出が可能であるとことが確認できた。

また、本実施例の方法によれば、検査時間の大幅な短縮が可能である。例えば、ＴＤＲ検査法（パルス反射式ケーブル測長/診断装置（Time Domain Reflectometer））で半判断線検出を行おう場合、検出が難しくなおかつ端子１個ずつ調べなければならず、検査時間が非常に掛かる。この点、本実施例の検査法によれば、検出が容易で、しかも検査信号を入力した瞬間、ほぼ全端子の故障検査ができるから、検査時間が大幅に短縮される。本実施例の検査法でいわゆるスクリーニング検査を行い、そのＩＣは不良品として撥ね、どの端子が開放故障か知る必要がある場合は、ＴＤＲ検査法で追加検査を実施するようにしてもよい。

１ ＩＣチップ
２ ダイパッド
３ 検査用電極
４ 接続用電極パッド
５ パッケージ基板
６ 検査用リード線（またはボンディングワイヤ）
７ 接続用リード線（またはボンディングワイヤ）
１１，１２ 検査用電極

Claims (7)

1. パッケージ内の各接続用電極パッドに近接する位置に設けられた検査用電極とバッファゲートを備えるＣＭＯＳ論理ＩＣパッケージを提供し、
   プリント配線基板に実装されたＣＭＯＳ論理ＩＣパッケージの検査用電極に低電圧の立ち上がりが急峻な波形の検査信号を印加したときの電源電流を測定することによりパッケージ内の接続用電極パッドとプリント配線基板の電極ランド間の半断線故障を検査するＣＭＯＳ論理ＩＣパッケージの検査方法。
2. 前記検査信号が、実質的に矩形波であることを特徴とする請求項１のＣＭＯＳ論理ＩＣパッケージの検査方法。
3. パッケージ内の各接続用電極パッドに近接する位置に設けられた検査用電極とバッファゲートを備えるＣＭＯＳ論理ＩＣパッケージを提供し、
   プリント配線基板に実装されたＣＭＯＳ論理ＩＣパッケージの検査用電極に低電圧の検査信号を印加したときの電源電流を測定することによりパッケージ内の接続用電極パッドとプリント配線基板の電極ランド間の開放故障並びにＳｉＰ内のＦＣ（Flip Chip）間の開放故障を検査するＣＭＯＳ論理ＩＣパッケージの検査方法。
4. 検査信号が、周波数一定の交流信号または直流の脈動電圧若しくは矩形電圧であることを特徴とする請求項３のＣＭＯＳ論理ＩＣパッケージの検査方法。
5. パッケージ内にワイヤボンディングされたＩＣチップ、接続用電極パッドおよびバッファゲートを有し、接続用電極パッドと電気的に接続されるプリント配線基板接続用端子を備えるＣＭＯＳ論理ＩＣパッケージであって、
   パッケージ内の各接続用電極パッドに近接する位置に設けられた検査信号を印加するための検査用電極を備えることを特徴とするＣＭＯＳ論理ＩＣパッケージ。
6. パッケージ内にフリップチップボンディングされたＩＣチップおよびバッファゲートを有し、ＴＳＶからなる接続用電極と電気的に接続されるプリント配線基板接続用端子を備えるＣＭＯＳ論理ＩＣパッケージであって、
   検査信号を印加するための検査用電極をＴＳＶの一部を電気的に接続して構成したことを特徴とするＣＭＯＳ論理ＩＣパッケージ。
7. プリント配線基板接続用端子がＢＧＡであることを特徴とする請求項５または６のＣＭＯＳ論理ＩＣパッケージ。