KR20130016765A

KR20130016765A - 반도체 소자의 전기특성 테스트용 박막 저항체 구비 전기적 연결 장치 및 그의 제작방법

Info

Publication number: KR20130016765A
Application number: KR1020110078868A
Authority: KR
Inventors: 박상희
Original assignee: 솔브레인이엔지 주식회사
Priority date: 2011-08-09
Filing date: 2011-08-09
Publication date: 2013-02-19

Abstract

본 발명은 반도체 소자의 전기특성을 테스트하기 위한 전기적 연결 장치 및 그 전기적 연결장치의 제작 방법에 관한 것으로, 더욱 상세하게는 전기적 연결 장치의 완제품을 형성하기 전에 사전 검사가 가능하여 수율 및 제품의 신뢰성을 향상시키면서도 공정수를 줄여 단위공정시간을 감소시키고, 불량 확인 시 용이한 리페어(repair)가 가능한 반도체 소자의 전기특성을 테스트하기 위한 박막 저항체 구비 전기적 연결 장치 및 그의 제작 방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 반도체 공정을 통해 내부에 배선 패턴을 형성한 다층 기판을 제공하고; 상기 다층 기판의 상면에 박막 저항체(thin film resistor)를 형성하고; 상기 다층 기판의 상면에서 상기 박막 저항체의 양단부에 각각 연결되는 배선패턴 연결용 랜드 패턴과 범프 연결용 랜드 패턴을 형성하고; 상기 박막 저항체와 랜드 패턴에 위에서 상기 박막 저항체를 외부로부터 보호하기 위한 보호층을 형성하고; 상기 보호층이 형성된 이후, 상기 범프연결용 랜드 패턴에 연결되는 범프를 형성하며; 상기 범프의 상단에 연결되는 테스트 기기 접촉용 빔을 형성하는 박막 저항체 구비 전기적 연결 장치의 제작 방법을 제공한다.

Description

반도체 소자의 전기특성 테스트용 박막 저항체 구비 전기적 연결 장치 및 그의 제작방법{ELECTRIC CONNECTING APPARATUS FOR TESTING ELECTRIC CHARACTERISTIC OF A SEMICONDUCTOR DEVICE HAVING THIN FILM RESISTOR AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 소자의 전기특성을 테스트하기 위한 전기적 연결 장치 및 그 전기적 연결장치의 제작 방법에 관한 것으로, 더욱 상세하게는 전기적 연결 장치의 완제품을 형성하기 전에 사전 검사가 가능하여 수율 및 제품의 신뢰성을 향상시키면서도 공정수를 줄여 단위공정시간을 감소시키고, 불량 확인 시 용이한 리페어(repair)가 가능한 반도체 소자의 전기특성을 테스트하기 위한 박막 저항체 구비 전기적 연결 장치 및 그의 제작 방법에 관한 것이다.

반도체 소자는 반도체 기판으로 사용되는 실리콘웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정; 상기 팹 공정에서 형성된 반도체 소자들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정; 및 상기 반도체 소자들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제작된다.

상기 EDS 공정은 실리콘 웨이퍼 상에 형성된 칩에 전기적 신호를 인가하고, 상기 칩으로부터 출력되는 전기적 신호를 획득하여 상기 칩의 불량 여부를 판단한다. 상기 EDS 공정은 테스터에 의해 수행된다. 상기 테스트는 전기적 연결 장치를 통해 검사 대상물인 칩의 패드들과 전기적으로 연결된다.

종래 기술에 따른 전기적 연결 장치는 일반적으로 상하를 연결하는 다수의 내부 배선 패턴을 갖는 다층 기판을 포함한다. 상기 다층 기판은 단가가 높고, 상기 내부 배선이 이상이 있는 경우 상기 다층 기판 전체를 교체해야 한다. 따라서, 상기 전기적 연결 장치는 초기 비용 및 유지 비용이 큰 문제점이 있다.

한편, 실리콘 웨이퍼 검사를 효율적으로 하기 위하여 다층 기판(일명, 멤스프루브헤드(MPH))의 내부 배선 패턴을 쉐어링(sharing)하는 기법을 사용하는 추세이다. 여기에서 다층 기판의 내부 배선 패턴을 쉐어링한다는 것은 제한된 테스터의 채널을 확장하는 개념으로 여러 개의 칩의 동일 핀을 묶어, 측정시 동시에 신호를 입/출력하고 테스트시 릴레이 등을 사용하여 측정할 칩들을 선택적으로 활성화시키는데 필요한 내부 패턴 구현 방법이다.

이와 같이 다층 기판의 내부 배선 패턴을 쉐어링함에 있어서, 동반 페일(fail)로 인한 수율 저하를 방지하기 위하여 저항체(resistor)를 다층 기판에 구비시켜 실제 정상 작동하는 칩(chip)이 오인식되는 것을 방지하게 된다. 통상적으로 칩 내에는 1개에서 수개까지의 저항체가 삽입된다.

이와 같이 저항체를 칩 내에 삽입함에 있어서 종래에는 솔더링(soldering)하는 방식을 이용하여 다층 기판의 랜드 패턴에 장착하였다.

종래 저항체를 다층 기판에 장착하는 방법에 대하여 도 1 내지 도 4를 참조하여 상세히 설명한다. 도 1 내지 도 4는 종래 방법을 통하여 다층 기판의 내부 배선 패턴에 쉐어링을 하기 위한 저항체를 설치하는 과정을 나타내는 과정도이다.

먼저, 도 1에 나타낸 바와 같이, 소정의 반도체 공정(예를 들면, 애칭, 포토레지스트, 도금, 애싱 및 스트립 공정 등)을 통해 내부에 배선 패턴(1a)이 형성된 다층 기판(1) 상에 예를 들면 포토레지스트 패턴 공정을 통해 랜드 패턴(2)을 형성한다.

상기 랜드 패턴(2)은 도 1에 나타낸 바와 같이 내부 배선 패턴에 접속되는 제1 랜드부와 범프가 위치될 제2 랜드부로 구성된다.

그런 다음, 도 2에 나타낸 바와 같이, 상기와 같이 형성된 랜드 패턴(2) 위에 후술할 빔(beam)이 연결되기 위한 범프(bump)(3)를 소정 공정을 통해 형성한다. 여기에서, 상기 범프(3)를 형성함에 있어 후술할 저항체는 소정 높이를 갖기 때문에 저항체가 테스트를 위한 웨이퍼에 닿는 것을 방지하기 위하여 범프(3)는 소정 높이를 갖고 형성되어야 한다.

계속해서, 도 3에 나타낸 바와 같이, 상기 범프(3)와 빔(4)을 접속하기 위한 빔 본딩 공정을 실행한다. 그런 다음, 도 4에 나타낸 바와 같이, 동반 페일을 방지하기 위한 목적으로 저항체(5)가 솔더링(soldering) 공정을 통해 제1 랜드부와 제2 랜드부를 연결하도록 실장된다.

그러나 상기와 같이 종래 칩 저항체를 솔더링 방법을 통해 실장할 경우, 솔더링 상태에 따라 단락 등이 발생하여 오픈 회로가 발생할 가능성이 있는 문제점이 있다.

또한, 칩 저항체를 랜드 패턴에 실장함에 있어 실장 작업 시간은 실장될 칩 저항체의 개수에 비례하여 공정 시간이 증가할 뿐만 아니라, 다수 개를 실장할 경우 불량 가능성이 증가하게 되는 문제점이 있다.

또한, 종래에는 최종 완제품에 대하여 양품 검사를 실행하기 때문에 불량 발생 시 리페어가 불가능하고, 리페어하더라도 제품에 영향을 주어 제품 신뢰성을 떨어트리는 문제점이 있다.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로, 전기적 연결 장치의 완제품을 형성하기 전에 사전 양품 검사가 가능하여 수율 및 제품의 신뢰성을 향상시키면서도 공정수를 줄여 단위공정시간을 감소시키고, 불량 확인 시 용이한 리페어(repair)가 가능한 반도체 소자의 전기특성을 테스트하기 위한 박막 저항체 구비 전기적 연결 장치 및 그의 제작 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 제1 관점에 따르면, 내부에 배선 패턴이 형성된 다층 기판; 상기 다층 기판의 상면에 형성되는 박막 저항체; 상기 다층 기판의 상면에서 박막 저항체의 양단부에 각각 연결되는 배선패턴 연결용 랜드 패턴과 범프 연결용 랜드 패턴; 상기 범프 연결용 랜드 패턴 상에 형성되는 범프; 및 상기 범프의 상단에 연결되는 빔을 포함하는 박막 저항체 구비 전기적 연결 장치를 제공한다.

상기 박막 저항체는 금속 스퍼터링(metal sputtering) 공정을 통해 형성되는 것이 바람직하다.

상기 박막 저항체를 외부 환경으로부터 보호하기 위한 보호층을 더 포함하는 것이 바람직하다.

상기 보호층은 상기 배선패턴 연결용 랜드 패턴의 일부가 외부로 노출되는 제1 노출공을 포함할 수 있다.

상기 보호층은 상기 범프연결용 랜드 패턴의 일부가 외부로 노출되는 제2 노출공을 포함할 수 있다.

상기 제1 노출공 및 상기 제2 노출공을 통해 상기 배선패턴 연결용 랜드 패턴과 상기 범프 연결용 랜드 패턴을 연결하고, 저항성분을 통해 리페어를 하는 전기적인 연결체를 더 포함할 수 있다.

상기 연결체는 상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되는 라인으로 구성될 수 있다.

상기 연결체는 상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되고, 일부에 라인을 포함하는 접착성 테이프로 구성될 수 있다.

본 발명의 제2 관점에 따르면, 반도체 소자의 전기특성을 테스트하기 위한 전기적 연결 장치의 제작 방법으로서, 소정의 반도체 공정을 통해 내부에 배선 패턴을 형성한 다층 기판을 제공하고; 상기 다층 기판의 상면에 박막 저항체(thin film resistor)를 형성하고; 상기 다층 기판의 상면에서 상기 박막 저항체의 양단부에 각각 연결되는 배선패턴 연결용 랜드 패턴과 범프 연결용 랜드 패턴을 형성하고; 상기 박막 저항체와 랜드 패턴에 위에서 상기 박막 저항체를 외부로부터 보호하기 위한 보호층을 형성하고; 상기 보호층이 형성된 이후, 상기 범프연결용 랜드 패턴에 연결되는 범프를 형성하며; 상기 범프의 상단에 연결되는 테스트 기기 접촉용 빔을 형성하는 박막 저항체 구비 전기적 연결 장치의 제작 방법을 제공한다.

상기 보호층을 형성할 때, 상기 배선패턴 연결용 랜드 패턴의 일부가 외부로 노출되는 제1 노출공이 형성되도록 하는 것이 바람직하다.

상기 보호층을 형성할 때, 상기 범프연결용 랜드 패턴의 일부가 외부로 노출되는 제2 노출공이 더 형성되도록 하는 것이 바람직하다.

상기 보호층은 감광성 폴리이미드를 통해 형성되는 것이 바람직하다.

상기 전기적 연결 장치를 완성하기 전 또는 후에 상기 제1 노출공과 제2 노출공을 통해 박막 저항체의 저항을 측정하여 양품 여부를 확인하는 것을 더 포함할 수 있다.

상기 양품 여부 확인시에 불량이 발생할 경우, 상기 제1 노출공과 제2 노출공을 통해 박막 저항체를 리페어(repair)하는 것을 더 포함할 수 있다.

상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되고, 상기 배선패턴 연결용 랜드 패턴과 상기 범프 연결용 랜드 패턴을 연결하고, 저항성분을 가지는 라인을 형성함으로써 상기 박막 저항체를 리페어할 수 있다.

상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되고, 상기 배선패턴 연결용 랜드 패턴과 상기 범프 연결용 랜드 패턴을 연결하고, 저항성분을 가지고 일부에 라인을 포함하는 접착성 테이프라인을 형성함으로써 상기 박막 저항체를 리페어할 수 있다.

본 발명의 제3 관점에 따르면, 상기한 박막 저항체 구비 전기적 연결 장치의 제작 방법에 의해 제작된 박막 저항체 구비 전기적 연결 장치를 제공하는 것이다.

본 발명의 제4 관점에 따르면, 상기 박막 저항체 구비 전기적 연결장치를 이용하여 상기 범프의 상단에 연결되는 빔을 상기 반도체 소자의 단자들에 대향시켜 가압함으로써 상기 반도체 소자의 단자들과 임시적인 전기접속을 형성함으로써 상기 반도체 소자의 전기적 특성을 테스트하는 것이다.

본 발명에 따른 반도체 소자의 전기특성 테스트용 박막 저항체 구비 전기적 연결 장치 및 그의 제작 방법에 의하면, 박막 저항체를 단위 공정으로 진행하기 때문에 제작 공정 중에 사전 양품 검사가 가능하여 수율 및 제품의 신뢰성을 향상시키는 효과가 있다.

또한, 본 발명에 따르면, 박막 저항체를 사용함으로써 금속 스퍼터링 공정을 이용하기 때문에 단위 공정 시간이 감소하며, 단위 공정 시간이 소요되기 때문에 예측 생산이 가능한 효과가 있다.

또한, 본 발명에 따르면, 제1 노출공 및 제2 노출공과 같은 리페어 포트를 통해 연결체를 구비함으로써 리페어가 가능하고, 감광성 폴리이미드 패시베이션 공정을 이용함으로써 제1 노출공 및 제2 노출공과 같은 리페어 포트를 패터닝할 수 있어 저항측정 및 리페어가 용이한 효과가 있다.

도 1 내지 도 4는 종래 방법을 통하여 다층 기판의 내부 배선 패턴에 쉐어링을 하기 위한 저항체를 설치하는 과정을 나타내는 과정도로서, 도 1은 랜드 패턴 공정, 도 2는 범프 패터닝 공정, 도 3은 빔 본딩 공정, 도 4는 저항체 솔더링 공정을 나타내는 도면.
도 5는 본 발명에 따른 반도체 소자의 전기특성 테스트용 박막 저항체 구비 전기적 연결 장치의 구성을 개략적으로 나타내는 정단면도.
도 6 내지 도 9는 본 발명에 따른 박막 저항체 구비 전기적 연결장치를 제작하기 위한 과정을 나타내는 과정도로서, 도 6은 박막 저항체 패터닝 공정, 도 7은 랜드 패터닝 공정, 도 8은 패시베이션층 패터닝 공정 및 범프 패터닝 공정, 도 9는 빔 본딩 공정을 각각 나타내는 도면.

본 발명의 추가적인 목적들, 특징들 및 장점들은 다음의 상세한 설명 및 첨부도면으로부터 보다 명료하게 이해될 수 있다.

설명에 앞서, 본 발명은 하기에서 설명되는 실시예(들)에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러가지 형태로 구체화될 수 있을 것이다. 하기의 실시 예(들)은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.

하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않는다.

하기에서 사용된 전문 용어는 단지 특정 실시 예(들)을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다.

통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.

본 발명의 실시 예(들)은 본 발명의 이상적인 실시 예(들)의 개략적인 도해들인 단면 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화들은 예상될 수 있는 것들이다. 따라서, 본 발명의 실시 예(들)은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되는 것은 아니라 형상들에서의 편차들을 포함하는 것이며, 도면들에 설명된 영역들은 전적으로 개략적인 것이며 이들의 형상들은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.

이하, 본 발명의 실시 예들에 대한 첨부 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.

도 5는 본 발명에 따른 반도체 소자의 전기특성 테스트용 박막 저항체 구비 전기적 연결 장치의 구성을 개략적으로 나타내는 정단면도이다.

도 5에 나타낸 바와 같이, 본 발명에 따른 반도체 소자의 전기특성 테스트용 박막 저항체 구비 전기적 연결 장치는, 예를 들면, 애칭, 포토레지스트, 도금, 애싱 및 스트립 공정 등 소정의 반도체 공정을 통해 내부에 배선 패턴(11)이 형성된 기판 또는 다층 기판(10); 예를 들면 금속 스퍼터링 공정을 통해 상기 기판 또는 다층 기판(10)의 상면에 형성되는 박막 저항체(thin film resistor)(20); 예를 들면 포토레지스트 패턴 공정을 통해 상기 기판 또는 다층 기판(10)의 상면에서 박막 저항체(20)의 양단부에 각각 연결되는 배선패턴 연결용 랜드 패턴(31)과 범프 연결용 랜드 패턴(32); 상기 범프 연결용 랜드 패턴(32) 상에 형성되는 범프(40); 및 상기 범프(40)의 상단에 연결되는 테스트 기기 접촉용 빔(50)을 포함한다.

또한, 본 발명은 상기 박막 저항체(20)를 외부 환경으로부터 보호하기 위한 패시베이션(passivation) 층(보호층)(60)을 더 포함한다.

상기 패시베이션 층(60)은 배선패턴 연결용 랜드 패턴(31)의 일부가 외부로 노출되는 제1 노출공(61)을 포함한다. 상기 제1 노출공(61)과 아래에서 설명할 제2 노출공(62)은 공정 중에 박막 저항체(60)의 저항(Rs)을 측정할 수 있는 저항 측정용 포트(port)이다.

또한, 상기 패비베이션 층(60)은 범프연결용 랜드 패턴(32)의 일부가 외부로 노출되는 제2 노출공(62)을 포함한다. 상기 제1 노출공(61)과 제2 노출공(62)은 박막 저항체(60)의 리페어 포트(repair port)이기도 하다.

상기 제1노출공(61)과 제2 노출공(62)은 박막 저항체(60)을 통해 저항값을 측정하고, 만약 불량이 발생하면 저항성분의 물질을 사용하여 제1노출공(61)과 제2 노출공(62)을 통해 페시베이션 층 위로 라인을 형성하는 방식으로 리페어를 한다. 또는 상기 제1노출공(61) 및 제2노출공(62)을 통해 페시베이션 층 위로 라인이 구비되는 접착성 테이프를 연결함으로써 리페어를 하는 것도 가능하다. 마찬가지로, 상기 제1노출공(61) 및 제2노출공(62)을 통해 각 랜드 패턴들을 전기적으로 연결하는 연결체를 구비함으로써 리페어를 할 수 있다.

이하, 상기한 본 발명에 따른 박막 저항체 구비 전기적 연결장치를 제작하기 위한 방법을 도 6 내지 도 9를 참조하여 설명한다. 도 6 내지 도 9는 본 발명에 따른 박막 저항체 구비 전기적 연결장치를 제작하기 위한 과정을 나타내는 과정도로서, 도 6은 박막 저항체 패터닝 공정, 도 7은 랜드 패터닝 공정, 도 8은 패시베이션층 패터닝 공정 및 범프 패터닝 공정, 도 9는 빔 본딩 공정을 각각 나타낸다.

본 발명에 따른 박막 저항체 구비 전기적 연결장치를 제작하기 위한 방법은, 먼저 도 6에 나타낸 바와 같이 애칭, 포토레지스트, 도금, 애싱 및 스트립 공정 등을 포함하는 소정의 반도체 공정을 통해 내부에 배선 패턴(11)이 형성된 기판 또는 다층 기판(10)(이하, '다층 기판'에 대해서만 설명함)을 제공한 다음, 예를 들면 금속 스퍼터링 공정을 통해 상기 다층 기판(10)의 상면에 소정 크기의 박막 저항체(thin film resistor)(20)를 실장하는 박막 저항체 패터닝 공정을 실행한다.

그런 다음, 도 7에 나타낸 바와 같이, 예를 들면 포토레지스트 패터닝 공정을 통해 상기 다층 기판(10)의 상면에서 박막 저항체(20)의 양단부에 각각 연결되는 랜드 패터닝 공정을 행한다. 여기에서, 랜드 패터닝 공정에 의해 형성되는 랜드 패턴은 배선패턴 연결용 랜드 패턴(31)과 범프 연결용 랜드 패턴(32)으로 형성된다.

계속해서, 도 8에 나타낸 바와 같이, 도 7에 나타낸 바와 같이 형성된 박막 저항체(20)와 랜드 패턴(31, 32)에 위에 박막 저항체(20)를 외부로부터 보호하기 위한 보호층(패시베이션층)(60)을 형성하는 보호층 패터닝 공정을 행한다. 여기에서, 상기 보호층 패터닝 공정을 행할 때, 범프 연결용 랜드 패턴(32)에 범프(40)가 실장될 수 있는 패턴을 형성한다.

또한, 상기 보호층 패터닝 공정을 행할 때, 상기 배선패턴 연결용 랜드 패턴(31)의 일부가 외부로 노출되는 제1 노출공이 형성되도록 하는 패턴을 갖는다.

또한, 상기 보호층 패터닝 공정을 행할 때, 상기 범프연결용 랜드 패턴(32)의 일부가 외부로 노출되는 제2 노출공(62)이 형성되도록 하는 패턴을 갖는다.

여기에서, 상기 제1 노출공(61)과 제2 노출공(62)은 공정 중에 박막 저항체(60)의 저항(Rs)을 측정할 수 있는 저항 측정용 포트(port)이다.

여기에서, 상기 제1 노출공(61)과 제2 노출공(62)은 박막 저항체(60)의 리페어 포트(repair port)이다.

여기에서, 상기 보호층(60)은 감광성 폴리이미드를 통해 형성된다.

다음으로, 상기 보호층(60)이 형성된 이후, 범프연결용 랜드 패턴(32)에 범프를 실장하기 위한 범프 패터닝 공정을 실행한다.

그런 다음, 도 9에 나타낸 바와 같이 상기 범프 패터닝 공정을 통해 형성된 범프(40)의 상단에 연결되는 테스트 기기 접촉용 빔(50)을 형성하는 빔 본딩 공정을 실행하여 도 5에 나타낸 바와 같은 최종적인 완제품을 완성한다.

여기에서, 본 발명에 따른 박막 저항체 구비 전기적 연결장치의 제작 방법은 완제품을 완성하기 전 또는 후에 상기 제1 노출공(61)을 통해 박막 저항체(20)의 저항을 측정하여 양품 여부를 확인하는 검사를 행하는 검사 공정을 더 포함하는 것이 바람직하다.

또한, 본 발명에 따른 박막 저항체 구비 전기적 연결장치의 제작 방법은 상기 검사 공정을 실행한 다음, 상기 제2 노출공(62)을 통해 박막 저항체(20)를 리페어(repair)하는 리페어 공정을 더 포함할 수 있다.

상기 제1노출공(61)과 제2 노출공(62)을 통해 상기 박막 저항체(60)의 저항값을 측정하고, 만약 불량이 발생하면 저항성분의 물질을 사용하여 제1노출공(61)과 제2 노출공(62)을 통해 페시베이션 층 위로 라인을 형성하는 방식으로 리페어를 한다. 또는 상기 제1노출공(61) 및 제2노출공(62)을 통해 페시베이션 층 위로 라인이 구비되는 접착성 테이프를 연결함으로써 리페어를 하는 것도 가능하다. 마찬가지로, 상기 제1노출공(61) 및 제2노출공(62)을 통해 각 랜드 패턴들을 전기적으로 연결하는 연결체(도시되지 않음)를 구비함으로써 리페어를 할 수 있다.

상기한 바와 같이, 본 발명에 따른 박막 저항체 구비 전기적 연결 장치 및 그의 제작 방법은, 박막 저항체를 단위 공정으로 진행하기 때문에 제작 공정 중에 사전 양품 검사가 가능하여 수율 및 제품의 신뢰성을 향상시킬 수 있다.

또한, 본 발명은 박막 저항체를 사용함으로써 금속 스퍼터링 공정을 이용하기 때문에 단위 공정 시간이 감소하며, 단위 공정으로 이루어지기 때문에 예측 생산이 가능하다.

또한, 본 발명은 감광성 폴리이미드 패시베이션 공정을 이용함으로써 저항 측정 포트 및 리페어 포트를 패터닝할 수 있어 저항 측정과 리페어가 용이하다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경의 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

10: 다층 기판
11: 내부 배선 패턴
20: 박막 저항체
31, 32: 랜드 패턴
40: 범프
50: 빔
60: 패시베이션 층(보호층)
61: 제1 노출공
62: 제2 노출공

Claims

내부에 배선 패턴이 형성된 기판;
상기 기판의 상면에 형성되는 박막 저항체;
상기 기판의 상면에서 박막 저항체의 양단부에 각각 연결되는 배선패턴 연결용 랜드 패턴과 범프 연결용 랜드 패턴;
상기 범프 연결용 랜드 패턴 상에 형성되는 범프;
상기 범프의 상단에 연결되는 빔;및
상기 박막 저항체를 외부 환경으로부터 보호하기 위한 보호층을 포함하고,
상기 보호층은
상기 배선패턴 연결용 랜드 패턴의 일부가 외부로 노출되는 제1 노출공과,
상기 범프연결용 랜드 패턴의 일부가 외부로 노출되는 제2 노출공을 포함하는
을 포함하는 박막 저항체 구비 전기적 연결 장치.
제1항에 있어서,
상기 박막 저항체는 금속 스퍼터링(metal sputtering) 공정을 통해 형성되는
박막 저항체 구비 전기적 연결 장치.
제1항에 있어서,
상기 제1 노출공 및 상기 제2 노출공을 통해 상기 배선패턴 연결용 랜드 패턴과 상기 범프 연결용 랜드 패턴을 연결하고, 저항성분을 통해 리페어를 하는 전기적인 연결체를 더 포함하는
박막 저항체 구비 전기적 연결 장치.
제3항에 있어서,
상기 연결체는
상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되는 라인으로 구성되는
박막 저항체 구비 전기적 연결 장치.
제3항에 있어서,
상기 연결체는
상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되고, 일부에 라인을 포함하는 접착성 테이프로 구성되는
박막 저항체 구비 전기적 연결 장치.
반도체 소자의 전기특성을 테스트하기 위한 전기적 연결 장치의 제작 방법으로서,
소정의 반도체 공정을 통해 내부에 배선 패턴을 형성한 기판을 제공하고;
상기 기판의 상면에 박막 저항체(thin film resistor)를 형성하고;
상기 기판의 상면에서 상기 박막 저항체의 양단부에 각각 연결되는 배선패턴 연결용 랜드 패턴과 범프 연결용 랜드 패턴을 형성하고;
상기 박막 저항체와 랜드 패턴에 위에서 상기 박막 저항체를 외부로부터 보호하기 위한 보호층을 형성하고;
상기 보호층을 형성할 때, 상기 배선패턴 연결용 랜드 패턴의 일부가 외부로 노출되는 제1 노출공 또는 제2 노출공을 형성하고,
상기 보호층이 형성된 이후, 상기 범프연결용 랜드 패턴에 연결되는 범프를 형성하며;
상기 범프의 상단에 연결되는 테스트 기기 접촉용 빔을 형성하는
박막 저항체 구비 전기적 연결 장치의 제작 방법.
제6항에 있어서,
상기 보호층은 감광성 폴리이미드를 통해 형성되는
박막 저항체 구비 전기적 연결 장치의 제작 방법.
제6항에 있어서,
상기 전기적 연결 장치를 완성하기 전 또는 후에 상기 제1 노출공과 제2 노출공을 통해 박막 저항체의 저항을 측정하여 양품 여부를 확인하는
박막 저항체 구비 전기적 연결 장치의 제작 방법.
제8항에 있어서,
상기 양품 여부 확인시에 불량이 발생할 경우, 상기 제1 노출공과 제2 노출공을 통해 전기적인 연결체를 연결함으로써 박막 저항체를 리페어(repair)하는
박막 저항체 구비 전기적 연결 장치의 제작 방법.
제9항에 있어서,
상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되고, 상기 배선패턴 연결용 랜드 패턴과 상기 범프 연결용 랜드 패턴을 연결하고, 저항성분을 가지는 라인을 형성함으로써 상기 박막 저항체를 리페어하는
박막 저항체 구비 전기적 연결 장치의 제작 방법.
제9항에 있어서,
상기 제1노출공과 상기 제2 노출공을 통해 페시베이션 층 위로 형성되고, 상기 배선패턴 연결용 랜드 패턴과 상기 범프 연결용 랜드 패턴을 연결하고, 저항성분을 가지고 일부에 라인을 포함하는 접착성 테이프라인을 형성함으로써 상기 박막 저항체를 리페어하는
박막 저항체 구비 전기적 연결 장치의 제작 방법.
제6항에 있어서,
상기 박막 저항체는 금속 스퍼터링(metal sputtering)을 통해 형성되는
박막 저항체 구비 전기적 연결 장치의 제작 방법.
제6항 내지 제12항 중 어느 한 항에 따른 박막 저항체 구비 전기적 연결 장치의 제작 방법에 의해 제작된 박막 저항체 구비 전기적 연결 장치.
제1항 내지 제5항 중 어느 한 항에 의한 박막 저항체 구비 전기적 연결 장치를 이용하여 반도체 소자의 전기적 특성을 테스트하는 방법에 있어서,
상기 범프의 상단에 연결되는 빔을 상기 반도체 소자의 단자들에 대향시켜 가압함으로써 상기 반도체 소자의 단자들과 임시적인 전기접속을 형성함으로써 상기 반도체 소자의 전기적 특성을 테스트하는
박막 저항체 구비 전기적 연결 장치를 이용한 반도체 소자 테스트 방법.