JP2004317352A - 電子回路装置およびその動作試験方法 - Google Patents
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Abstract
【課題】複数の半導体チップがバンプにより接続されたＳＩＰにおいて、組み立て前で効率よく動作試験を行え、組み立て後にもバンプによる接続状態試験などの試験を行うことができる電子回路装置とその動作試験方法を提供する。
【解決手段】第１半導体集積回路１０と第１テスト回路１１を有し、第１テスト回路に接続するパッドから第１テスト回路を介して第１半導体集積回路の動作試験ができる第１半導体チップ１と、第２半導体集積回路２０と第２テスト回路２１とを有し、第２テスト回路に接続するパッドから第２テスト回路を介して第１半導体集積回路の動作試験ができる第２半導体チップ２とが、バンプＢＰにより接続されたＳＩＰであり、第２テスト回路に接続するパッドから第２テスト回路、バンプおよび第１テスト回路を介してバンプによる第１テスト回路と第２テスト回路の接続状態の試験などができる構成とする。
【選択図】 図２
【解決手段】第１半導体集積回路１０と第１テスト回路１１を有し、第１テスト回路に接続するパッドから第１テスト回路を介して第１半導体集積回路の動作試験ができる第１半導体チップ１と、第２半導体集積回路２０と第２テスト回路２１とを有し、第２テスト回路に接続するパッドから第２テスト回路を介して第１半導体集積回路の動作試験ができる第２半導体チップ２とが、バンプＢＰにより接続されたＳＩＰであり、第２テスト回路に接続するパッドから第２テスト回路、バンプおよび第１テスト回路を介してバンプによる第１テスト回路と第２テスト回路の接続状態の試験などができる構成とする。
【選択図】 図２
Description
【０００１】
【発明の実施の形態】
本発明は電子回路装置およびその動作試験方法に関し、特に複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置およびその動作試験方法に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、複数個の半導体チップを単一の実装基板上に実装するＳＩＰ（Ｓｙｓｔｅｍ
Ｉｎ Ｐａｃｋａｇｅ ）へと開発が進んでいる。
図６は、上記のＳＩＰにおける回路構成を示す模式図である。半導体チップ間の接続はワイヤボンディングにより行われている。
例えば、第１半導体チップ１００には、入力回路１１０ａと出力回路１１０ｂを含む第１半導体集積回路が設けられている。ここで、説明を簡単にするため、第１半導体集積回路のうち入力回路１１０ａと出力回路１１０ｂを除く回路を第１主回路と称することにする。第１半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路１１０ａと出力回路１１０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
上記のフリップフロップＦＦは、クロック信号により動作タイミングが制御され、例えば２系統の入力信号から選択信号に応じて選択した２系統の出力信号を出力する。
さらに第１半導体チップには、パッド１１１ａ，１１１ｂ、および、バッファ１１２ａ，１１２ｂが設けられている。
第１半導体集積回路への入力信号は、パッド１１１ａおよびバッファ１１２ａを介して入力回路１１０ａへと伝達される。
第１半導体集積回路からの出力信号は、出力回路１１０ｂからバッファ１１２ｂおよびパッド１１１ｂを介して外部へと伝達される。
【０００５】
一方、同様にして、例えば、第２半導体チップ２００には、入力回路２１０ａと出力回路２１０ｂを含む第２半導体集積回路が設けられている。ここで、上記と同様に第２半導体集積回路のうち入力回路２１０ａと出力回路２１０ｂを除く回路を第２主回路と称することにする。第２半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路２１０ａと出力回路２１０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
さらに第２半導体チップには、パッド２１１ａ，２１１ｂ、および、バッファ２１２ａ，２１２ｂが設けられている。
第１半導体集積回路への入力信号は、パッド２１１ａおよびバッファ２１２ａを介して入力回路２１０ａへと伝達される。
第１半導体集積回路からの出力信号は、出力回路２１０ｂからバッファ２１２ｂおよびパッド２１１ｂを介して外部へと伝達される。
【０００６】
上記の第１半導体チップ１００に設けられた入力用のパッド１１１ａと第２半導体チップ２００に設けられた出力用のパッド２１１ｂとがワイヤボンディングＷＢにより接続されており、また、第２半導体チップ２００に設けられた入力用のパッド２１１ａと第１半導体チップ１００に設けられた出力用のパッド１１１ｂとがワイヤボンディングＷＢにより接続されている。
【０００７】
上記の構成のＳＩＰにおいて、各半導体チップの動作の試験や組み合わせた時の動作の試験を行うには、各半導体チップのパッドに針状の形状を有する動作試験用のテスト端子を接触させる空間があるので、第１半導体チップ１００に設けられた入出力用のパッド（１１１ａ，１１１ｂ）あるいは第２半導体チップ２００に設けられた入出力用のパッド（２１１ａ，２１１ｂ）に動作試験用のテスト端子を接触させ、それぞれの半導体チップに直接信号を入出力して行う。
【０００８】
第１半導体チップ１００あるいは第２半導体チップ２００の動作試験は、例えば以下のように行われる。
入力回路および出力回路において、スキャンモードで動作して入力データが順次出力側にシフトされ、テストパターンが作成される。
テストパターンが作成された後、システムモードで動作して、上記の入力回路および出力回路と第１主回路との信号の受け渡しが行われる。即ち、入力回路から第１主回路にテストパターンが入力され、上記テストパターンに応じて第１主回路において所定の処理がなされ、処理の結果が出力回路に転送される。
システムモード動作の後、入力回路および出力回路は再びスキャンモードで動作することによって、データが順次出力側にシフトされて出力される。
【０００９】
また、例えば特許文献１には、図７の模式図に示すように、単一の実装基板３００上に第１半導体チップ１００と第２半導体チップ２００を実装するＳＩＰ形態の電子回路装置が開示されている。
第１半導体チップ１００には、第１半導体チップ１００内に設けられた第１半導体集積回路に接続するように外部ピン接続用のバンプＢＰ１００ａとチップ間接続用のバンプＢＰ１００ｂが設けられており、バンプ形成面を実装基板３００側に向けるフェースダウン方式で実装されている。
また、第２半導体チップ２００には、第２半導体チップ２００内に設けられた第２半導体集積回路に接続するように外部ピン接続用のバンプＢＰ２００ａとチップ間接続用のバンプＢＰ２００ｂが設けられており、バンプ形成面を実装基板３００側に向けるフェースダウン方式で実装されている。
ここで、外部ピン接続用のバンプＢＰ１００ａと外部ピン接続用のバンプＢＰ２００ａは個々に実装基板に形成された端子３００ａに引き出されており、一方、チップ間接続用のバンプＢＰ１００ｂとチップ間接続用のバンプＢＰ２００ｂは、実装基板３００内の配線により接続されながら、端子３００ａに引き出されている。
【００１０】
上記の構成のＳＩＰにおいて、各半導体チップの動作の試験や組み合わせた時の動作の試験を行うには、実装基板３００に設けられた端子３００ａに動作試験用のテスト端子を接触させて行う。
【００１１】
【特許文献１】
特開平１１−１４５３７５号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積されたＳＩＰ形態の電子回路装置は、バンプを介して半導体チップが接続された後においては、バンプによる半導体チップ間の間隙が狭いために動作試験用のテスト端子を接触させることが困難となり、バンプによる両半導体チップ間の接続状態の試験を行うことができなくなってしまう。
図８は、単純に半導体チップ間をバンプで接続したＳＩＰにおける回路構成を示す模式図である。実質的に図６に示すＳＩＰと同様の構成の第１半導体チップ１００および第２半導体チップ２００間の接続がバンプ（ＢＰｘ，ＢＰｙ）により行われている。上記のように第１半導体チップ１００および第２半導体チップ２００間がバンプで接続され、さらに例えば第２半導体チップ２００がさらに実装基板に実装される構成であるとすると、バンプ部分にテスト端子を接触させることができないため、バンプによる両半導体チップ間の接続状態の試験を行うことができない。また、第２半導体チップ２００については実装基板３００の端子に動作試験用のテスト端子を接触させることで動作試験を行うことができるが、第１半導体チップ１００についての動作試験は不可能である。
将来的には、高速動作のためにチップ間配線を短く、配線容量を小さくし、さらに構成するチップの多機能化のためにチップ間の接続配線数を増加する傾向となってきており、このため、バンプの大きさが益々微細化され、バンプによる間隙が例えば２０μｍ程度にまで狭められていくので、上記の問題が益々顕在化する。
【００１３】
本発明は、上記の状況に鑑みてなされたものであり、従って本発明の目的は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置において、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる電子回路装置と、その動作試験方法を提供することである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置であって、第１半導体集積回路と前記第１半導体集積回路に接続する第１テスト回路とを有し、前記第１テスト回路に接続するパッドの入出力から前記第１テスト回路を介して前記第１半導体集積回路の動作試験が可能である第１半導体チップと、第２半導体集積回路と前記第２半導体集積回路に接続する第２テスト回路とを有し、前記第２テスト回路に接続するパッドの入出力から前記第２テスト回路を介して前記第２半導体集積回路の動作試験が可能である第２半導体チップと、前記第１テスト回路と前記第２テスト回路を接続するバンプとを有し、前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された状態において、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記バンプによる前記第１テスト回路と前記第２テスト回路の接続状態の試験が可能である。
【００１５】
上記の本発明の電子回路装置は、第１半導体チップおよび第２半導体チップがバンプにより接続されて積層され、１つのパッケージに集積されてなる。
ここで、第１半導体チップは第１半導体集積回路とこれに接続する第１テスト回路とを有し、第１テスト回路に接続するパッドの入出力から第１テスト回路を介して第１半導体集積回路の動作試験が可能である。
また、第２半導体チップは第２半導体集積回路とこれに接続する第２テスト回路とを有し、第２テスト回路に接続するパッドの入出力から第２テスト回路を介して第１半導体集積回路の動作試験が可能である。
さらに、第１半導体チップと第２半導体チップがバンプにより接続された状態において、第２テスト回路に接続するパッドの入出力から、第２テスト回路、バンプおよび第１テスト回路を介して、バンプによる第１テスト回路と第２テスト回路の接続状態の試験が可能である構成となっている。
【００１６】
また、上記の目的を達成するため、本発明の電子回路装置の動作試験方法は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置の動作試験方法であって、第１半導体集積回路と前記第１半導体集積回路に接続する第１テスト回路とを有する第１半導体チップの動作試験においては、前記第１テスト回路に接続するパッドの入出力から前記第１テスト回路を介して行い、第２半導体集積回路と前記第２半導体集積回路に接続する第２テスト回路とを有する第２半導体チップの動作試験においては、前記第２テスト回路に接続するパッドの入出力から前記第２テスト回路を介して行い、前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された状態において、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記バンプによる前記第１テスト回路と前記第２テスト回路の接続状態の試験を行う。
【００１７】
上記の本発明の電子回路装置の動作試験方法は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置の動作試験方法である。
まず、第１半導体集積回路とこれに接続する第１テスト回路とを有する第１半導体チップの動作試験においては、第１テスト回路に接続するパッドの入出力から第１テスト回路を介して行う。
また、第２半導体集積回路とこれに接続する第２テスト回路とを有する第２半導体チップの動作試験においては、第２テスト回路に接続するパッドの入出力から第２テスト回路を介して行う。
さらに、第１半導体チップと第２半導体チップがバンプにより接続された電子回路装置の動作試験においては、第２テスト回路に接続するパッドの入出力から、第２テスト回路、バンプおよび第１テスト回路を介して、バンプによる第１テスト回路と第２テスト回路の接続状態の試験を行う。
【００１８】
【発明の実施の形態】
以下に、本発明の電子回路装置およびその動作試験方法の実施の形態について、図面を参照して説明する。
【００１９】
図１は本実施形態に係る電子回路装置の構成を示す模式図である。
第１半導体チップ１には、第１半導体チップ１内に設けられた第１半導体集積回路に接続するようにチップ間接続用のバンプＢＰが設けられており、バンプ形成面を第２半導体チップ２に向けるフェースダウン方式で、第１半導体チップ１と第２半導体チップ２が接続されている。
上記のバンプＢＰにより接続された第１半導体チップ１と第２半導体チップ２が、第２半導体チップ２側から実装基板３上に実装されている。第２半導体チップ２の外周部に形成された端子２ａと実装基板３の実装面側に形成された端子３ａがワイヤボンディング４により接続されている。さらに端子３ａは実装基板３の内部に設けられた配線により実装基板３の他方側の面に形成された端子３ｂに接続している。
上記のように、本実施形態に係る電子回路装置は第１半導体チップおよび第２半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置である。
【００２０】
図２（ａ）は上記の第１半導体チップ１の構成を示す模式図である。
第１半導体集積回路１０とこれに接続する第１テスト回路１１とを有する。
第１テスト回路１１には不図示のパッドが設けられており、このパッドの入出力から第１テスト回路１１を介して第１半導体集積回路１０の動作試験が可能となっている。上記のパッドは、第１半導体チップの動作試験にのみ使用されるパッドであり、例えばバンプＢＰの形成面において面積に余裕がある領域に形成される。
【００２１】
図２（ｂ）は上記の第２半導体チップ２の構成を示す模式図である。
第２半導体集積回路２０とこれに接続する第２テスト回路２１とを有する。
第２テスト回路２１には不図示のパッドが設けられており、このパッドの入出力から第２テスト回路２１を介して第２半導体集積回路２０の動作試験が可能となっている。上記のパッドは、第２半導体チップの動作試験にのみ使用されるように専用に設けられているか、あるいは、ノーマルモードで用いる入出力用パッドとテストのときだけ入れ代わるような構成となっている。
【００２２】
図２（ｃ）は上記の第１半導体チップ１と第２半導体チップ２がバンプＢＰで接続されたＳＩＰ形態の電子回路装置の構成を示す模式図である。
第１半導体チップ１と第２半導体チップ２がバンプＢＰにより接続された状態において、第２テスト回路２１に接続するパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路１１を介して、バンプＢＰによる第１テスト回路１１と第２テスト回路２１の接続状態の試験が可能となっている。
【００２３】
またさらに、好ましくは、上記の状態において、第２テスト回路２１に接続するパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路１１を介して、第１半導体集積回路１０の動作試験が可能となっている。
【００２４】
上記の動作を可能とするために、第１テスト回路１１および第２テスト回路２１は、好ましくはデータを入力側から出力側へ順次シフトさせるスキャンパス回路を含む。
スキャンパス回路は、例えばフリップフロップがｎ（ｎは自然数）段接直列に続されて構成されている。フリップフリップは、クロック信号により動作タイミングが制御され、例えば２系統の入力信号から選択信号に応じて選択した２系統の出力信号を出力する。
【００２５】
上記の本実施形態に係る電子回路装置によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置において、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【００２６】
上記の本実施形態に係る電子回路装置の動作試験方法について説明する。
第１半導体チップ１の動作試験は、第２半導体チップとバンプにより接続する前に行い、第１テスト回路１１に接続するように形成された不図示のパッドに動作試験用のテスト端子を接触させ、ここでの入出力から第１テスト回路１１を介して行う。
【００２７】
また、第２半導体チップ２の動作試験は、第１半導体チップとバンプにより接続する前に行い、第２テスト回路２１に接続するように形成された不図示のパッドに動作試験用のテスト端子を接触させ、ここでの入出力から第２テスト回路２１を介して行う。
【００２８】
さらに、第１半導体チップ１と第２半導体チップ２がバンプＢＰにより接続された状態においては、第２テスト回路２に接続する不図示のパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路２２を介して、バンプＢＰによる第１テスト回路１１と第２テスト回路２１の接続状態の試験を行う。
【００２９】
またさらに、好ましくは、上記の状態において、第１半導体チップ１と第２半導体チップ２がバンプＢＰにより接続された電子回路装置の動作試験において、第２テスト回路２１に接続する不図示のパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路１１を介して、第１半導体集積回路１０の動作試験を行う。
【００３０】
上記の本実施形態に係る電子回路装置の動作試験方法によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置を試験するときに、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【００３１】
（第１実施例）
図３は本実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。半導体チップ間の接続はバンプ（図面上５個のバンプＢＰａ〜ＢＰｅ）により行われている。
第１半導体チップ１には、入力回路１０ａと出力回路１０ｂを含む第１半導体集積回路と、第１テスト回路１１が設けられている。
【００３２】
ここで、説明を簡単にするため、第１半導体集積回路のうち入力回路１０ａと出力回路１０ｂを除く回路を第１主回路と称することにする。第１半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路１０ａと出力回路１０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
上記のフリップフロップＦＦは、クロック信号により動作タイミングが制御され、例えば２系統の入力信号から選択信号に応じて選択した２系統の出力信号を出力する。
【００３３】
第１テスト回路１１は、フリップフロップ１２、ノーマル／シフト選択回路１３、スキャン入力選択回路１４およびフリップフロップ１５を有する。
即ち、ノーマルモード時に第１半導体チップの入力用に用いられるバンプＢＰｄと入力回路１０ａの間にフリップフロップ１５が設けられており、ノーマルモード時に第１半導体チップの出力用に用いられるバンプＢＰａと出力回路１０ｂの間にフリップフロップ１２が設けられている。ノーマル／シフト選択回路１３およびスキャン入力選択回路１４はこれらフリップフロップ（１２，１５）に信号を入力するように接続されている。
また、入出力用の専用のパッドとして、スキャン入力選択回路１４へ入力するスキャン入力パッド１６ａ、フリップフロップ１２からのスキャン出力パッド１６ｂ、ノーマル／シフト選択回路１３へ入力する選択信号パッド１６ｃが形成されている。
【００３４】
一方、同様にして、第２半導体チップ２には、入力回路２０ａと出力回路２０ｂを含む第２半導体集積回路と、第２テスト回路２１が設けられている。
ここで、上記と同様に第２半導体集積回路のうち入力回路２０ａと出力回路２０ｂを除く回路を第２主回路と称することにする。第２半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路２０ａと出力回路２０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
【００３５】
第２テスト回路２１は、フリップフロップ２２、スキャン入力選択回路２３およびフリップフロップ２４を有する。
即ち、ノーマルモード時に第２半導体チップの入力用に用いられるバンプＢＰａと入力回路２０ａの間にフリップフロップ２２が設けられており、ノーマルモード時に第２半導体チップの出力用に用いられるバンプＢＰｄと出力回路２０ｂの間にフリップフロップ２４が設けられている。スキャン入力選択回路２３はこれらフリップフロップ（２２，２４）に信号を入力するように接続されている。
また、入出力用の専用あるいはノーマルモードで用いる入出力用パッドとテストのときだけ入れ代わるような構成となっているパッドとして、フリップフロップ２４へ入力するスキャン入力パッド２５ａ、フリップフロップ２２からのスキャン出力パッド２５ｂ、ノーマル／シフト選択回路１３およびフリップフロップ（２２，２４）に入力する選択信号パッド２５ｃが形成されている。
【００３６】
上記の構成の第１半導体チップ１と第２半導体チップ２がバンプＢＰａ〜ＢＰｅにより接続されている。
【００３７】
本実施例に係るＳＩＰ形態の電子回路装置において、各半導体チップの個別の動作試験は、バンプにより接続する前に以下のようにして行う。
即ち、第１半導体チップ１においては、スキャン入力パッド１６ａ、スキャン出力パッド１６ｂおよび選択信号パッド１６ｃに動作試験用のテスト端子を接触させ、選択信号パッド１６ｃからの選択信号Ａを入力して、スキャン入力パッド１６ａからデータ信号Ｂをフリップフロップ１５を介して第１半導体集積回路の入力回路１０ａへ順次送り込み、スキャンモードでの動作により入力データを順次出力側にシフトし、テストパターンを作成する。
テストパターンを作成した後、システムモードで動作させ、上記の入力回路および出力回路と第１主回路との信号の受け渡しを行う。即ち、入力回路から第１主回路にテストパターンを入力し、上記テストパターンに応じて第１主回路において所定の処理がなされた結果を出力回路に転送する。
システムモード動作の後、入力回路および出力回路を再びスキャンモードで動作し、順次出力側にシフトして、データ信号Ｃをスキャン出力パッド１６ｂから出力する。
【００３８】
第２半導体チップ２においても同様であり、スキャン入力パッド２５ａ、スキャン出力パッド２５ｂおよび選択信号パッド２５ｃに動作試験用のテスト端子を接触させ、選択信号パッド２５ｃからの選択信号Ｄを入力して、スキャン入力パッド２５ａからデータ信号Ｅを、フリップフロップ２４、スキャン入力選択回路２３およびフリップフロップ２２を介して第２半導体集積回路の入力回路２０ａへ順次送り込み、スキャンモードでの動作により入力データを順次出力側にシフトしてテストパターンを作成し、システムモード動作により入力回路から第１主回路にテストパターンを入力し、上記テストパターンに応じて第１主回路において所定の処理がなされた結果を出力回路に転送し、さらにスキャンモードで動作して、フリップフロップ２４、スキャン入力選択回路２３およびフリップフロップ２２を介して順次出力側にシフトし、データ信号Ｆをスキャン出力パッド２５ｂから出力する。
【００３９】
また、第１および第２半導体チップ（１，２）をバンプ（ＢＰａ〜ＢＰｅ）で接続してパッケージに組み立てた後に、バンプによる接続状態試験を行う場合は、以下のようにして行う。
ノーマル／シフト選択回路１３およびスキャン入力選択回路１４への入力は、第２半導体チップ２上のスキャン入力パッド２５ａおよび選択信号パッド２５ｃからの入力を選択する。スキャン入力パッド２５ａからデータ信号Ｅを、フリップフロップ２４およびフリップフロップ１５を介して、経路Ｇに伝達し、フリップフロップ１２およびフリップフロップ２２を介してスキャン出力パッド２５ｂから出力する。
このようにして、経路Ｇを通過させて試験を行うことで、第１および第２半導体チップ（１，２）間のバンプによる接続状態を試験することができる。経路Ｇとして、図３のように、第１半導体集積回路を通過しないよう用意すれば、さらに効率よく第１および第２半導体チップ（１，２）間のバンプによる接続状態を試験できる。
【００４０】
また、第２テスト回路２１、バンプ（ＢＰａ〜ＢＰｅ）および第１テスト回路１１を介して、第１半導体集積回路の動作試験を行うこともでき、以下のように行う。
ノーマル／シフト選択回路１３およびスキャン入力選択回路１４への入力は、第２半導体チップ２上のスキャン入力パッド２５ａおよび選択信号パッド２５ｃからの入力を選択する。スキャン入力パッド２５ａからデータ信号Ｅを、フリップフロップ２４およびフリップフロップ１５を介して、第１半導体集積回路の入力回路１０ａへと入力してテストパターンを作成し、システムモード動作で動作させて第１主回路による処理の結果を出力回路に転送し、出力データをフリップフロップ１２およびフリップフロップ２２を介してスキャン出力パッド２５ｂから出力する。
【００４１】
尚、第１および第２半導体チップ（１，２）をバンプ（ＢＰａ〜ＢＰｅ）で接続してパッケージに組み立てたＳＩＰ形態としてのノーマルモードにおいては、第２半導体集積回路の出力回路２０ｂからの出力が、フリップフロップ２４、バンプＢＰｄおよびフリップフロップ１５を介して第１半導体集積回路の入力回路１０ａへと入力され、第１半導体集積回路の出力回路１０ｂからの出力が、フリップフロップ１２、バンプＢＰａおよびフリップフロップ２２を介して第２半導体集積回路の入力回路２０ａへと入力される。
【００４２】
（第２実施例）
図４は本実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。半導体チップ間の接続はバンプ（図面上６個のバンプＢＰａ〜ＢＰｆ）により行われている。
【００４３】
実質的に第１実施例のＳＩＰ形態の電子回路装置と同様であるが、以下の点で異なっている。
まず、第１半導体チップにおいて、第１テスト回路内に、テストモード選択信号入力パッド１６ｄと、これから信号が入力されるテストモード選択回路１７が追加され、さらにテストモード選択回路１７からの出力に応じて２系統の入力から一方を選択して出力するＭＵＸ選択回路１８が追加されている。
第２半導体チップにおいても、第２テスト回路内に、テストモード選択信号入力パッド２５ｄが追加され、テストモード選択信号入力パッド２５ｄからの入力に応じて２系統の入力から一方を選択して出力するＭＵＸ選択回路２６が追加されている。
また、テストモード選択信号入力パッド２５ｄからの入力は新たに追加されたバンプＢＰｆを介してテストモード選択回路１７に入力されるようになっている。
【００４４】
さらに、第１半導体チップにおいて、第１半導体集積回路の出力回路１０ｂからの出力が２系統に分岐され、一方の出力Ｈは第１実施例と同様にフリップフロップ１２に入力される。フリップフロップ１２の出力は、バンプＢＰｂを介してフリップフロップ２２に入力される。フリップフロップ２２の出力は、出力パッド２５ｂから出力されるか、あるいはＭＵＸ選択回路２６に入力される。
出力回路１０ｂからの他方の出力Ｉは、バンプＢＰａを介して直接ＭＵＸ選択回路２６に入力される。
ここで、ＭＵＸ選択回路２６は、テストモード選択信号に応じて、出力回路１０ｂからフリップフロップ１２、バンプＢＰｂおよびフリップフロップ２２を介してした出力と、出力回路１０ｂからの直接の出力Ｉから、選択して第２半導体集積回路の入力回路２０ａに入力することができる。
第２半導体集積回路の出力回路２０ｂからも同様に出力Ｊと出力Ｋに分岐され、上記の構成と同様に第１半導体集積回路の入力回路１０ａへ入力される構成となっている。
【００４５】
上記の構成において、テストモードにおいては、フリップフロップ１２、バンプＢＰｂおよびフリップフロップ２２を経由する経路と、フリップフロップ２４、バンプＢＰｅおよびフリップフロップ１５を経由する経路により、バンプによる接続状態試験、あるいは、第２テスト回路２１、バンプおよび第１テスト回路１１を介した第１半導体集積回路の動作試験を行うこともできる。
一方、ノーマルモードにおいては、第１半導体集積回路の出力回路１０ｂからの出力Ｉを直接第２半導体集積回路の入力回路２０ａに入力し、また、第２半導体集積回路の出力回路２０ｂからの出力Ｋを直接第１半導体集積回路の入力回路１０ａに入力することができる。
従って、ノーマルモードにおいて、２段のフリップフロップを回避して接続することができ、ノーマルモードの動作において２クロック分動作が遅れてしまうことを防止することができる。
【００４６】
その他、第１実施例と同様に、第１および第２半導体チップ（１，２）をバンプで接続してパッケージに組み立てた後に、バンプによる接続状態試験や、第２テスト回路２１、バンプおよび第１テスト回路１１を介しての第１半導体集積回路の動作試験を行うことができる。
【００４７】
（第３実施例）
図５は本実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。半導体チップ間の接続はバンプ（図面上６個のバンプＢＰａ〜ＢＰｆ）により行われている。
【００４８】
実質的に第２実施例のＳＩＰ形態の電子回路装置と同様であるが、以下の点で異なっている。
第１半導体チップの第１テスト回路内において、フリップフロップ１２から出力Ｌと出力Ｍの２系統で出力され、一方の出力Ｌと第１半導体集積回路の出力回路１０ｂからの出力Ｉから出力を選択するＭＵＸ選択回路１９が追加され、その出力がバンプＢＰａを介してＭＵＸ選択回路２６に入力される構成となっている。
また、第２半導体チップの第２テスト回路内において、フリップフロップ２４から出力Ｎと出力Ｏの２系統で出力され、一方の出力Ｎと第２半導体集積回路の出力回路２０ｂからの出力Ｋから出力を選択するＭＵＸ選択回路２７が追加され、その出力がバンプＢＰｄを介してＭＵＸ選択回路１８に入力される構成となっている。
ＭＵＸ選択回路２６およびＭＵＸ選択回路１８は、テストモード選択信号入力パッド２５ｄからの入力あるいはテストモード選択回路１７からの入力により、２系統の入力から選択して出力する。
【００４９】
実施例２の構成において、バンプ（ＢＰａ，ＢＰｄ）はノーマルモードにおいて使用する出力Ｉと出力Ｋの伝達に用いられるのみであり、テストモードでは使用されないため、これらのバンプによる接続状態試験を行うことができない。
しかし、本実施例においては、テストモードにおいてもフリップフロップ１２からの出力Ｌを選択してバンプＢＰａに伝達し、また、フリップフロップ２４からの出力Ｎを選択してバンプＢＰｄに伝達し、それらを観測することで、バンプ（ＢＰａ，ＢＰｄ）に対する接続状態試験を行うことが可能となり、これらのバンプによる接続不良による断線あるいは抵抗値増大を測定することができる。また、これらの接続不良が発見された場合、これらのバンプを介する経路のスピードを測定することにより、接続不良を断線あるいは抵抗値増大のいずれかに分類することができ、パッケージ工程の歩留り改善に関する重要な情報を得ることができる。
【００５０】
バンプ（ＢＰａ，ＢＰｄ）に対する接続状態試験を行う場合以外は、第２実施例と同様に、テストモードにおいては、フリップフロップ１２からの出力ＭをバンプＢＰｂおよびフリップフロップ２２を介する経路で伝達し、また、フリップフロップ２４からの出力ＯをバンプＢＰｅおよびフリップフロップ１５を介する経路で伝達する。ノーマルモードにおいては、第１半導体集積回路の出力回路１０ｂからの出力ＩをバンプＢＰａを介して第２半導体集積回路の入力回路２０ａに入力し、また、第２半導体集積回路の出力回路２０ｂからの出力ＫをバンプＢＰｄを介して第１半導体集積回路の入力回路１０ａに入力する。
【００５１】
本実施例においても、第１実施例と同様に、第１および第２半導体チップ（１，２）をバンプで接続してパッケージに組み立てた後に、バンプによる接続状態試験や、第２テスト回路２１、バンプおよび第１テスト回路１１を介しての第１半導体集積回路の動作試験を行うことができる。
【００５２】
上記の３つの実施例においては、各半導体チップに対してオーバーヘッドとなる第１テスト回路１１および第２テスト回路２１の回路としての大きさの程度が異なっている。しかし、オーバーヘッドが大きくなるに従って、ノーマルモード動作への影響を回避したり、ノーマルモードで使用するバンプの全てについてテストモードで接続試験を行うことができるようになる。
従って、各半導体チップの目的や構成などに応じて、オーバーヘッドとなる第１テスト回路１１および第２テスト回路２１として追加する回路のレベルを選択すればよい。
例えば、ノーマルモードにおいても信号伝達が遅れても構わない場合には、第１実施例の構成を採用し、オーバーヘッドとなる回路を追加する余裕がある場合には、第２実施例あるいは第３実施例の構成を採用する。
【００５３】
本発明は上記の実施形態に限定されない。
例えば、第１半導体集積回路や第２半導体集積回路の目的や構成などに限定がなく、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積されたＳＩＰ形態の電子回路装置である限り、いずれの目的および構成にも本発明を適用することができる。
その他、本発明の要旨を逸脱いない範囲で種々の変更が可能である。
【００５４】
【発明の効果】
本発明の電子回路装置によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置において、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【００５５】
本発明の電子回路装置の動作試験方法によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置を試験するときに、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態に係る電子回路装置の構成を示す模式図である。
【図２】図２（ａ）は本発明の実施形態に係る第１半導体チップの構成を示す模式図であり、図２（ｂ）は第２半導体チップの構成を示す模式図であり、図２（ｃ）は第１半導体チップと第２半導体チップがバンプで接続されたＳＩＰ形態の電子回路装置の構成を示す模式図である。
【図３】図３は本発明の第１実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。
【図４】図４は本発明の第２実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。
【図５】図５は本発明の第３実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。
【図６】図６は第１従来例に係るＳＩＰの回路構成を示す模式図である。
【図７】図７は第２従来例に係るＳＩＰの構成を示す模式図である。
【図８】図８は単純に半導体チップ間をバンプで接続したＳＩＰにおける回路構成を示す模式図である。
【符号の説明】
１，１００…第１半導体チップ、２，２００…第２半導体チップ、２ａ，３ａ，３ｂ，３００ａ…端子、３，３００…実装基板、４…ワイヤボンディング、１０…第１半導体集積回路、１０ａ，１１０ａ…入力回路、１０ｂ，１１０ｂ…出力回路、１１…第１テスト回路、１２，１５，２２，２４，ＦＦ…フリップフロップ、１３…ノーマル／シフト選択回路、１４，２３…スキャン入力選択回路、１６ａ，２５ａ…スキャン入力パッド、１６ｂ，２５ｂ…スキャン出力パッド、１６ｃ，２５ｃ…選択信号パッド、１６ｄ，２５ｄ…テストモード選択信号入力パッド、１７…テストモード選択回路、１８，１９，２６，２７…ＭＵＸ選択回路、２０…第２半導体集積回路、２０ａ，２１０ａ…入力回路、２０ｂ，２１０ｂ…出力回路、２１…第２テスト回路、１１１ａ，１１１ｂ，２１１ａ，２１１ｂ…パッド、１１２ａ，１１２ｂ，２１２ａ，２１２ｂ…バッファ、ＢＰ，ＢＰａ〜ＢＰｆ，ＢＰｘ，ＢＰｙ，ＢＰ１００ａ，ＢＰ１００ｂ，ＢＰ２００ａ，ＢＰ２００ｂ…バンプ。
【発明の実施の形態】
本発明は電子回路装置およびその動作試験方法に関し、特に複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置およびその動作試験方法に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、複数個の半導体チップを単一の実装基板上に実装するＳＩＰ（Ｓｙｓｔｅｍ
Ｉｎ Ｐａｃｋａｇｅ ）へと開発が進んでいる。
図６は、上記のＳＩＰにおける回路構成を示す模式図である。半導体チップ間の接続はワイヤボンディングにより行われている。
例えば、第１半導体チップ１００には、入力回路１１０ａと出力回路１１０ｂを含む第１半導体集積回路が設けられている。ここで、説明を簡単にするため、第１半導体集積回路のうち入力回路１１０ａと出力回路１１０ｂを除く回路を第１主回路と称することにする。第１半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路１１０ａと出力回路１１０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
上記のフリップフロップＦＦは、クロック信号により動作タイミングが制御され、例えば２系統の入力信号から選択信号に応じて選択した２系統の出力信号を出力する。
さらに第１半導体チップには、パッド１１１ａ，１１１ｂ、および、バッファ１１２ａ，１１２ｂが設けられている。
第１半導体集積回路への入力信号は、パッド１１１ａおよびバッファ１１２ａを介して入力回路１１０ａへと伝達される。
第１半導体集積回路からの出力信号は、出力回路１１０ｂからバッファ１１２ｂおよびパッド１１１ｂを介して外部へと伝達される。
【０００５】
一方、同様にして、例えば、第２半導体チップ２００には、入力回路２１０ａと出力回路２１０ｂを含む第２半導体集積回路が設けられている。ここで、上記と同様に第２半導体集積回路のうち入力回路２１０ａと出力回路２１０ｂを除く回路を第２主回路と称することにする。第２半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路２１０ａと出力回路２１０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
さらに第２半導体チップには、パッド２１１ａ，２１１ｂ、および、バッファ２１２ａ，２１２ｂが設けられている。
第１半導体集積回路への入力信号は、パッド２１１ａおよびバッファ２１２ａを介して入力回路２１０ａへと伝達される。
第１半導体集積回路からの出力信号は、出力回路２１０ｂからバッファ２１２ｂおよびパッド２１１ｂを介して外部へと伝達される。
【０００６】
上記の第１半導体チップ１００に設けられた入力用のパッド１１１ａと第２半導体チップ２００に設けられた出力用のパッド２１１ｂとがワイヤボンディングＷＢにより接続されており、また、第２半導体チップ２００に設けられた入力用のパッド２１１ａと第１半導体チップ１００に設けられた出力用のパッド１１１ｂとがワイヤボンディングＷＢにより接続されている。
【０００７】
上記の構成のＳＩＰにおいて、各半導体チップの動作の試験や組み合わせた時の動作の試験を行うには、各半導体チップのパッドに針状の形状を有する動作試験用のテスト端子を接触させる空間があるので、第１半導体チップ１００に設けられた入出力用のパッド（１１１ａ，１１１ｂ）あるいは第２半導体チップ２００に設けられた入出力用のパッド（２１１ａ，２１１ｂ）に動作試験用のテスト端子を接触させ、それぞれの半導体チップに直接信号を入出力して行う。
【０００８】
第１半導体チップ１００あるいは第２半導体チップ２００の動作試験は、例えば以下のように行われる。
入力回路および出力回路において、スキャンモードで動作して入力データが順次出力側にシフトされ、テストパターンが作成される。
テストパターンが作成された後、システムモードで動作して、上記の入力回路および出力回路と第１主回路との信号の受け渡しが行われる。即ち、入力回路から第１主回路にテストパターンが入力され、上記テストパターンに応じて第１主回路において所定の処理がなされ、処理の結果が出力回路に転送される。
システムモード動作の後、入力回路および出力回路は再びスキャンモードで動作することによって、データが順次出力側にシフトされて出力される。
【０００９】
また、例えば特許文献１には、図７の模式図に示すように、単一の実装基板３００上に第１半導体チップ１００と第２半導体チップ２００を実装するＳＩＰ形態の電子回路装置が開示されている。
第１半導体チップ１００には、第１半導体チップ１００内に設けられた第１半導体集積回路に接続するように外部ピン接続用のバンプＢＰ１００ａとチップ間接続用のバンプＢＰ１００ｂが設けられており、バンプ形成面を実装基板３００側に向けるフェースダウン方式で実装されている。
また、第２半導体チップ２００には、第２半導体チップ２００内に設けられた第２半導体集積回路に接続するように外部ピン接続用のバンプＢＰ２００ａとチップ間接続用のバンプＢＰ２００ｂが設けられており、バンプ形成面を実装基板３００側に向けるフェースダウン方式で実装されている。
ここで、外部ピン接続用のバンプＢＰ１００ａと外部ピン接続用のバンプＢＰ２００ａは個々に実装基板に形成された端子３００ａに引き出されており、一方、チップ間接続用のバンプＢＰ１００ｂとチップ間接続用のバンプＢＰ２００ｂは、実装基板３００内の配線により接続されながら、端子３００ａに引き出されている。
【００１０】
上記の構成のＳＩＰにおいて、各半導体チップの動作の試験や組み合わせた時の動作の試験を行うには、実装基板３００に設けられた端子３００ａに動作試験用のテスト端子を接触させて行う。
【００１１】
【特許文献１】
特開平１１−１４５３７５号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積されたＳＩＰ形態の電子回路装置は、バンプを介して半導体チップが接続された後においては、バンプによる半導体チップ間の間隙が狭いために動作試験用のテスト端子を接触させることが困難となり、バンプによる両半導体チップ間の接続状態の試験を行うことができなくなってしまう。
図８は、単純に半導体チップ間をバンプで接続したＳＩＰにおける回路構成を示す模式図である。実質的に図６に示すＳＩＰと同様の構成の第１半導体チップ１００および第２半導体チップ２００間の接続がバンプ（ＢＰｘ，ＢＰｙ）により行われている。上記のように第１半導体チップ１００および第２半導体チップ２００間がバンプで接続され、さらに例えば第２半導体チップ２００がさらに実装基板に実装される構成であるとすると、バンプ部分にテスト端子を接触させることができないため、バンプによる両半導体チップ間の接続状態の試験を行うことができない。また、第２半導体チップ２００については実装基板３００の端子に動作試験用のテスト端子を接触させることで動作試験を行うことができるが、第１半導体チップ１００についての動作試験は不可能である。
将来的には、高速動作のためにチップ間配線を短く、配線容量を小さくし、さらに構成するチップの多機能化のためにチップ間の接続配線数を増加する傾向となってきており、このため、バンプの大きさが益々微細化され、バンプによる間隙が例えば２０μｍ程度にまで狭められていくので、上記の問題が益々顕在化する。
【００１３】
本発明は、上記の状況に鑑みてなされたものであり、従って本発明の目的は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置において、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる電子回路装置と、その動作試験方法を提供することである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置であって、第１半導体集積回路と前記第１半導体集積回路に接続する第１テスト回路とを有し、前記第１テスト回路に接続するパッドの入出力から前記第１テスト回路を介して前記第１半導体集積回路の動作試験が可能である第１半導体チップと、第２半導体集積回路と前記第２半導体集積回路に接続する第２テスト回路とを有し、前記第２テスト回路に接続するパッドの入出力から前記第２テスト回路を介して前記第２半導体集積回路の動作試験が可能である第２半導体チップと、前記第１テスト回路と前記第２テスト回路を接続するバンプとを有し、前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された状態において、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記バンプによる前記第１テスト回路と前記第２テスト回路の接続状態の試験が可能である。
【００１５】
上記の本発明の電子回路装置は、第１半導体チップおよび第２半導体チップがバンプにより接続されて積層され、１つのパッケージに集積されてなる。
ここで、第１半導体チップは第１半導体集積回路とこれに接続する第１テスト回路とを有し、第１テスト回路に接続するパッドの入出力から第１テスト回路を介して第１半導体集積回路の動作試験が可能である。
また、第２半導体チップは第２半導体集積回路とこれに接続する第２テスト回路とを有し、第２テスト回路に接続するパッドの入出力から第２テスト回路を介して第１半導体集積回路の動作試験が可能である。
さらに、第１半導体チップと第２半導体チップがバンプにより接続された状態において、第２テスト回路に接続するパッドの入出力から、第２テスト回路、バンプおよび第１テスト回路を介して、バンプによる第１テスト回路と第２テスト回路の接続状態の試験が可能である構成となっている。
【００１６】
また、上記の目的を達成するため、本発明の電子回路装置の動作試験方法は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置の動作試験方法であって、第１半導体集積回路と前記第１半導体集積回路に接続する第１テスト回路とを有する第１半導体チップの動作試験においては、前記第１テスト回路に接続するパッドの入出力から前記第１テスト回路を介して行い、第２半導体集積回路と前記第２半導体集積回路に接続する第２テスト回路とを有する第２半導体チップの動作試験においては、前記第２テスト回路に接続するパッドの入出力から前記第２テスト回路を介して行い、前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された状態において、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記バンプによる前記第１テスト回路と前記第２テスト回路の接続状態の試験を行う。
【００１７】
上記の本発明の電子回路装置の動作試験方法は、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置の動作試験方法である。
まず、第１半導体集積回路とこれに接続する第１テスト回路とを有する第１半導体チップの動作試験においては、第１テスト回路に接続するパッドの入出力から第１テスト回路を介して行う。
また、第２半導体集積回路とこれに接続する第２テスト回路とを有する第２半導体チップの動作試験においては、第２テスト回路に接続するパッドの入出力から第２テスト回路を介して行う。
さらに、第１半導体チップと第２半導体チップがバンプにより接続された電子回路装置の動作試験においては、第２テスト回路に接続するパッドの入出力から、第２テスト回路、バンプおよび第１テスト回路を介して、バンプによる第１テスト回路と第２テスト回路の接続状態の試験を行う。
【００１８】
【発明の実施の形態】
以下に、本発明の電子回路装置およびその動作試験方法の実施の形態について、図面を参照して説明する。
【００１９】
図１は本実施形態に係る電子回路装置の構成を示す模式図である。
第１半導体チップ１には、第１半導体チップ１内に設けられた第１半導体集積回路に接続するようにチップ間接続用のバンプＢＰが設けられており、バンプ形成面を第２半導体チップ２に向けるフェースダウン方式で、第１半導体チップ１と第２半導体チップ２が接続されている。
上記のバンプＢＰにより接続された第１半導体チップ１と第２半導体チップ２が、第２半導体チップ２側から実装基板３上に実装されている。第２半導体チップ２の外周部に形成された端子２ａと実装基板３の実装面側に形成された端子３ａがワイヤボンディング４により接続されている。さらに端子３ａは実装基板３の内部に設けられた配線により実装基板３の他方側の面に形成された端子３ｂに接続している。
上記のように、本実施形態に係る電子回路装置は第１半導体チップおよび第２半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置である。
【００２０】
図２（ａ）は上記の第１半導体チップ１の構成を示す模式図である。
第１半導体集積回路１０とこれに接続する第１テスト回路１１とを有する。
第１テスト回路１１には不図示のパッドが設けられており、このパッドの入出力から第１テスト回路１１を介して第１半導体集積回路１０の動作試験が可能となっている。上記のパッドは、第１半導体チップの動作試験にのみ使用されるパッドであり、例えばバンプＢＰの形成面において面積に余裕がある領域に形成される。
【００２１】
図２（ｂ）は上記の第２半導体チップ２の構成を示す模式図である。
第２半導体集積回路２０とこれに接続する第２テスト回路２１とを有する。
第２テスト回路２１には不図示のパッドが設けられており、このパッドの入出力から第２テスト回路２１を介して第２半導体集積回路２０の動作試験が可能となっている。上記のパッドは、第２半導体チップの動作試験にのみ使用されるように専用に設けられているか、あるいは、ノーマルモードで用いる入出力用パッドとテストのときだけ入れ代わるような構成となっている。
【００２２】
図２（ｃ）は上記の第１半導体チップ１と第２半導体チップ２がバンプＢＰで接続されたＳＩＰ形態の電子回路装置の構成を示す模式図である。
第１半導体チップ１と第２半導体チップ２がバンプＢＰにより接続された状態において、第２テスト回路２１に接続するパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路１１を介して、バンプＢＰによる第１テスト回路１１と第２テスト回路２１の接続状態の試験が可能となっている。
【００２３】
またさらに、好ましくは、上記の状態において、第２テスト回路２１に接続するパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路１１を介して、第１半導体集積回路１０の動作試験が可能となっている。
【００２４】
上記の動作を可能とするために、第１テスト回路１１および第２テスト回路２１は、好ましくはデータを入力側から出力側へ順次シフトさせるスキャンパス回路を含む。
スキャンパス回路は、例えばフリップフロップがｎ（ｎは自然数）段接直列に続されて構成されている。フリップフリップは、クロック信号により動作タイミングが制御され、例えば２系統の入力信号から選択信号に応じて選択した２系統の出力信号を出力する。
【００２５】
上記の本実施形態に係る電子回路装置によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置において、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【００２６】
上記の本実施形態に係る電子回路装置の動作試験方法について説明する。
第１半導体チップ１の動作試験は、第２半導体チップとバンプにより接続する前に行い、第１テスト回路１１に接続するように形成された不図示のパッドに動作試験用のテスト端子を接触させ、ここでの入出力から第１テスト回路１１を介して行う。
【００２７】
また、第２半導体チップ２の動作試験は、第１半導体チップとバンプにより接続する前に行い、第２テスト回路２１に接続するように形成された不図示のパッドに動作試験用のテスト端子を接触させ、ここでの入出力から第２テスト回路２１を介して行う。
【００２８】
さらに、第１半導体チップ１と第２半導体チップ２がバンプＢＰにより接続された状態においては、第２テスト回路２に接続する不図示のパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路２２を介して、バンプＢＰによる第１テスト回路１１と第２テスト回路２１の接続状態の試験を行う。
【００２９】
またさらに、好ましくは、上記の状態において、第１半導体チップ１と第２半導体チップ２がバンプＢＰにより接続された電子回路装置の動作試験において、第２テスト回路２１に接続する不図示のパッドの入出力から、第２テスト回路２１、バンプＢＰおよび第１テスト回路１１を介して、第１半導体集積回路１０の動作試験を行う。
【００３０】
上記の本実施形態に係る電子回路装置の動作試験方法によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置を試験するときに、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【００３１】
（第１実施例）
図３は本実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。半導体チップ間の接続はバンプ（図面上５個のバンプＢＰａ〜ＢＰｅ）により行われている。
第１半導体チップ１には、入力回路１０ａと出力回路１０ｂを含む第１半導体集積回路と、第１テスト回路１１が設けられている。
【００３２】
ここで、説明を簡単にするため、第１半導体集積回路のうち入力回路１０ａと出力回路１０ｂを除く回路を第１主回路と称することにする。第１半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路１０ａと出力回路１０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
上記のフリップフロップＦＦは、クロック信号により動作タイミングが制御され、例えば２系統の入力信号から選択信号に応じて選択した２系統の出力信号を出力する。
【００３３】
第１テスト回路１１は、フリップフロップ１２、ノーマル／シフト選択回路１３、スキャン入力選択回路１４およびフリップフロップ１５を有する。
即ち、ノーマルモード時に第１半導体チップの入力用に用いられるバンプＢＰｄと入力回路１０ａの間にフリップフロップ１５が設けられており、ノーマルモード時に第１半導体チップの出力用に用いられるバンプＢＰａと出力回路１０ｂの間にフリップフロップ１２が設けられている。ノーマル／シフト選択回路１３およびスキャン入力選択回路１４はこれらフリップフロップ（１２，１５）に信号を入力するように接続されている。
また、入出力用の専用のパッドとして、スキャン入力選択回路１４へ入力するスキャン入力パッド１６ａ、フリップフロップ１２からのスキャン出力パッド１６ｂ、ノーマル／シフト選択回路１３へ入力する選択信号パッド１６ｃが形成されている。
【００３４】
一方、同様にして、第２半導体チップ２には、入力回路２０ａと出力回路２０ｂを含む第２半導体集積回路と、第２テスト回路２１が設けられている。
ここで、上記と同様に第２半導体集積回路のうち入力回路２０ａと出力回路２０ｂを除く回路を第２主回路と称することにする。第２半導体集積回路は半導体チップの目的や構成などにより異なり、その詳細については省略している。入力回路２０ａと出力回路２０ｂはそれぞれフリップフロップＦＦを含んでおり、例えばそれらが直列にｎ（ｎは自然数）段接続されてスキャンパス回路を構成する。図面上は入力回路および出力回路についてそれぞれ１つずつ示している。
【００３５】
第２テスト回路２１は、フリップフロップ２２、スキャン入力選択回路２３およびフリップフロップ２４を有する。
即ち、ノーマルモード時に第２半導体チップの入力用に用いられるバンプＢＰａと入力回路２０ａの間にフリップフロップ２２が設けられており、ノーマルモード時に第２半導体チップの出力用に用いられるバンプＢＰｄと出力回路２０ｂの間にフリップフロップ２４が設けられている。スキャン入力選択回路２３はこれらフリップフロップ（２２，２４）に信号を入力するように接続されている。
また、入出力用の専用あるいはノーマルモードで用いる入出力用パッドとテストのときだけ入れ代わるような構成となっているパッドとして、フリップフロップ２４へ入力するスキャン入力パッド２５ａ、フリップフロップ２２からのスキャン出力パッド２５ｂ、ノーマル／シフト選択回路１３およびフリップフロップ（２２，２４）に入力する選択信号パッド２５ｃが形成されている。
【００３６】
上記の構成の第１半導体チップ１と第２半導体チップ２がバンプＢＰａ〜ＢＰｅにより接続されている。
【００３７】
本実施例に係るＳＩＰ形態の電子回路装置において、各半導体チップの個別の動作試験は、バンプにより接続する前に以下のようにして行う。
即ち、第１半導体チップ１においては、スキャン入力パッド１６ａ、スキャン出力パッド１６ｂおよび選択信号パッド１６ｃに動作試験用のテスト端子を接触させ、選択信号パッド１６ｃからの選択信号Ａを入力して、スキャン入力パッド１６ａからデータ信号Ｂをフリップフロップ１５を介して第１半導体集積回路の入力回路１０ａへ順次送り込み、スキャンモードでの動作により入力データを順次出力側にシフトし、テストパターンを作成する。
テストパターンを作成した後、システムモードで動作させ、上記の入力回路および出力回路と第１主回路との信号の受け渡しを行う。即ち、入力回路から第１主回路にテストパターンを入力し、上記テストパターンに応じて第１主回路において所定の処理がなされた結果を出力回路に転送する。
システムモード動作の後、入力回路および出力回路を再びスキャンモードで動作し、順次出力側にシフトして、データ信号Ｃをスキャン出力パッド１６ｂから出力する。
【００３８】
第２半導体チップ２においても同様であり、スキャン入力パッド２５ａ、スキャン出力パッド２５ｂおよび選択信号パッド２５ｃに動作試験用のテスト端子を接触させ、選択信号パッド２５ｃからの選択信号Ｄを入力して、スキャン入力パッド２５ａからデータ信号Ｅを、フリップフロップ２４、スキャン入力選択回路２３およびフリップフロップ２２を介して第２半導体集積回路の入力回路２０ａへ順次送り込み、スキャンモードでの動作により入力データを順次出力側にシフトしてテストパターンを作成し、システムモード動作により入力回路から第１主回路にテストパターンを入力し、上記テストパターンに応じて第１主回路において所定の処理がなされた結果を出力回路に転送し、さらにスキャンモードで動作して、フリップフロップ２４、スキャン入力選択回路２３およびフリップフロップ２２を介して順次出力側にシフトし、データ信号Ｆをスキャン出力パッド２５ｂから出力する。
【００３９】
また、第１および第２半導体チップ（１，２）をバンプ（ＢＰａ〜ＢＰｅ）で接続してパッケージに組み立てた後に、バンプによる接続状態試験を行う場合は、以下のようにして行う。
ノーマル／シフト選択回路１３およびスキャン入力選択回路１４への入力は、第２半導体チップ２上のスキャン入力パッド２５ａおよび選択信号パッド２５ｃからの入力を選択する。スキャン入力パッド２５ａからデータ信号Ｅを、フリップフロップ２４およびフリップフロップ１５を介して、経路Ｇに伝達し、フリップフロップ１２およびフリップフロップ２２を介してスキャン出力パッド２５ｂから出力する。
このようにして、経路Ｇを通過させて試験を行うことで、第１および第２半導体チップ（１，２）間のバンプによる接続状態を試験することができる。経路Ｇとして、図３のように、第１半導体集積回路を通過しないよう用意すれば、さらに効率よく第１および第２半導体チップ（１，２）間のバンプによる接続状態を試験できる。
【００４０】
また、第２テスト回路２１、バンプ（ＢＰａ〜ＢＰｅ）および第１テスト回路１１を介して、第１半導体集積回路の動作試験を行うこともでき、以下のように行う。
ノーマル／シフト選択回路１３およびスキャン入力選択回路１４への入力は、第２半導体チップ２上のスキャン入力パッド２５ａおよび選択信号パッド２５ｃからの入力を選択する。スキャン入力パッド２５ａからデータ信号Ｅを、フリップフロップ２４およびフリップフロップ１５を介して、第１半導体集積回路の入力回路１０ａへと入力してテストパターンを作成し、システムモード動作で動作させて第１主回路による処理の結果を出力回路に転送し、出力データをフリップフロップ１２およびフリップフロップ２２を介してスキャン出力パッド２５ｂから出力する。
【００４１】
尚、第１および第２半導体チップ（１，２）をバンプ（ＢＰａ〜ＢＰｅ）で接続してパッケージに組み立てたＳＩＰ形態としてのノーマルモードにおいては、第２半導体集積回路の出力回路２０ｂからの出力が、フリップフロップ２４、バンプＢＰｄおよびフリップフロップ１５を介して第１半導体集積回路の入力回路１０ａへと入力され、第１半導体集積回路の出力回路１０ｂからの出力が、フリップフロップ１２、バンプＢＰａおよびフリップフロップ２２を介して第２半導体集積回路の入力回路２０ａへと入力される。
【００４２】
（第２実施例）
図４は本実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。半導体チップ間の接続はバンプ（図面上６個のバンプＢＰａ〜ＢＰｆ）により行われている。
【００４３】
実質的に第１実施例のＳＩＰ形態の電子回路装置と同様であるが、以下の点で異なっている。
まず、第１半導体チップにおいて、第１テスト回路内に、テストモード選択信号入力パッド１６ｄと、これから信号が入力されるテストモード選択回路１７が追加され、さらにテストモード選択回路１７からの出力に応じて２系統の入力から一方を選択して出力するＭＵＸ選択回路１８が追加されている。
第２半導体チップにおいても、第２テスト回路内に、テストモード選択信号入力パッド２５ｄが追加され、テストモード選択信号入力パッド２５ｄからの入力に応じて２系統の入力から一方を選択して出力するＭＵＸ選択回路２６が追加されている。
また、テストモード選択信号入力パッド２５ｄからの入力は新たに追加されたバンプＢＰｆを介してテストモード選択回路１７に入力されるようになっている。
【００４４】
さらに、第１半導体チップにおいて、第１半導体集積回路の出力回路１０ｂからの出力が２系統に分岐され、一方の出力Ｈは第１実施例と同様にフリップフロップ１２に入力される。フリップフロップ１２の出力は、バンプＢＰｂを介してフリップフロップ２２に入力される。フリップフロップ２２の出力は、出力パッド２５ｂから出力されるか、あるいはＭＵＸ選択回路２６に入力される。
出力回路１０ｂからの他方の出力Ｉは、バンプＢＰａを介して直接ＭＵＸ選択回路２６に入力される。
ここで、ＭＵＸ選択回路２６は、テストモード選択信号に応じて、出力回路１０ｂからフリップフロップ１２、バンプＢＰｂおよびフリップフロップ２２を介してした出力と、出力回路１０ｂからの直接の出力Ｉから、選択して第２半導体集積回路の入力回路２０ａに入力することができる。
第２半導体集積回路の出力回路２０ｂからも同様に出力Ｊと出力Ｋに分岐され、上記の構成と同様に第１半導体集積回路の入力回路１０ａへ入力される構成となっている。
【００４５】
上記の構成において、テストモードにおいては、フリップフロップ１２、バンプＢＰｂおよびフリップフロップ２２を経由する経路と、フリップフロップ２４、バンプＢＰｅおよびフリップフロップ１５を経由する経路により、バンプによる接続状態試験、あるいは、第２テスト回路２１、バンプおよび第１テスト回路１１を介した第１半導体集積回路の動作試験を行うこともできる。
一方、ノーマルモードにおいては、第１半導体集積回路の出力回路１０ｂからの出力Ｉを直接第２半導体集積回路の入力回路２０ａに入力し、また、第２半導体集積回路の出力回路２０ｂからの出力Ｋを直接第１半導体集積回路の入力回路１０ａに入力することができる。
従って、ノーマルモードにおいて、２段のフリップフロップを回避して接続することができ、ノーマルモードの動作において２クロック分動作が遅れてしまうことを防止することができる。
【００４６】
その他、第１実施例と同様に、第１および第２半導体チップ（１，２）をバンプで接続してパッケージに組み立てた後に、バンプによる接続状態試験や、第２テスト回路２１、バンプおよび第１テスト回路１１を介しての第１半導体集積回路の動作試験を行うことができる。
【００４７】
（第３実施例）
図５は本実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。半導体チップ間の接続はバンプ（図面上６個のバンプＢＰａ〜ＢＰｆ）により行われている。
【００４８】
実質的に第２実施例のＳＩＰ形態の電子回路装置と同様であるが、以下の点で異なっている。
第１半導体チップの第１テスト回路内において、フリップフロップ１２から出力Ｌと出力Ｍの２系統で出力され、一方の出力Ｌと第１半導体集積回路の出力回路１０ｂからの出力Ｉから出力を選択するＭＵＸ選択回路１９が追加され、その出力がバンプＢＰａを介してＭＵＸ選択回路２６に入力される構成となっている。
また、第２半導体チップの第２テスト回路内において、フリップフロップ２４から出力Ｎと出力Ｏの２系統で出力され、一方の出力Ｎと第２半導体集積回路の出力回路２０ｂからの出力Ｋから出力を選択するＭＵＸ選択回路２７が追加され、その出力がバンプＢＰｄを介してＭＵＸ選択回路１８に入力される構成となっている。
ＭＵＸ選択回路２６およびＭＵＸ選択回路１８は、テストモード選択信号入力パッド２５ｄからの入力あるいはテストモード選択回路１７からの入力により、２系統の入力から選択して出力する。
【００４９】
実施例２の構成において、バンプ（ＢＰａ，ＢＰｄ）はノーマルモードにおいて使用する出力Ｉと出力Ｋの伝達に用いられるのみであり、テストモードでは使用されないため、これらのバンプによる接続状態試験を行うことができない。
しかし、本実施例においては、テストモードにおいてもフリップフロップ１２からの出力Ｌを選択してバンプＢＰａに伝達し、また、フリップフロップ２４からの出力Ｎを選択してバンプＢＰｄに伝達し、それらを観測することで、バンプ（ＢＰａ，ＢＰｄ）に対する接続状態試験を行うことが可能となり、これらのバンプによる接続不良による断線あるいは抵抗値増大を測定することができる。また、これらの接続不良が発見された場合、これらのバンプを介する経路のスピードを測定することにより、接続不良を断線あるいは抵抗値増大のいずれかに分類することができ、パッケージ工程の歩留り改善に関する重要な情報を得ることができる。
【００５０】
バンプ（ＢＰａ，ＢＰｄ）に対する接続状態試験を行う場合以外は、第２実施例と同様に、テストモードにおいては、フリップフロップ１２からの出力ＭをバンプＢＰｂおよびフリップフロップ２２を介する経路で伝達し、また、フリップフロップ２４からの出力ＯをバンプＢＰｅおよびフリップフロップ１５を介する経路で伝達する。ノーマルモードにおいては、第１半導体集積回路の出力回路１０ｂからの出力ＩをバンプＢＰａを介して第２半導体集積回路の入力回路２０ａに入力し、また、第２半導体集積回路の出力回路２０ｂからの出力ＫをバンプＢＰｄを介して第１半導体集積回路の入力回路１０ａに入力する。
【００５１】
本実施例においても、第１実施例と同様に、第１および第２半導体チップ（１，２）をバンプで接続してパッケージに組み立てた後に、バンプによる接続状態試験や、第２テスト回路２１、バンプおよび第１テスト回路１１を介しての第１半導体集積回路の動作試験を行うことができる。
【００５２】
上記の３つの実施例においては、各半導体チップに対してオーバーヘッドとなる第１テスト回路１１および第２テスト回路２１の回路としての大きさの程度が異なっている。しかし、オーバーヘッドが大きくなるに従って、ノーマルモード動作への影響を回避したり、ノーマルモードで使用するバンプの全てについてテストモードで接続試験を行うことができるようになる。
従って、各半導体チップの目的や構成などに応じて、オーバーヘッドとなる第１テスト回路１１および第２テスト回路２１として追加する回路のレベルを選択すればよい。
例えば、ノーマルモードにおいても信号伝達が遅れても構わない場合には、第１実施例の構成を採用し、オーバーヘッドとなる回路を追加する余裕がある場合には、第２実施例あるいは第３実施例の構成を採用する。
【００５３】
本発明は上記の実施形態に限定されない。
例えば、第１半導体集積回路や第２半導体集積回路の目的や構成などに限定がなく、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積されたＳＩＰ形態の電子回路装置である限り、いずれの目的および構成にも本発明を適用することができる。
その他、本発明の要旨を逸脱いない範囲で種々の変更が可能である。
【００５４】
【発明の効果】
本発明の電子回路装置によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置において、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【００５５】
本発明の電子回路装置の動作試験方法によれば、複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置を試験するときに、パッケージを組み立てる前の状態で効率よく動作試験を行うことができ、パッケージに組み立てた後にバンプによる接続状態試験などの試験を行うことができる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態に係る電子回路装置の構成を示す模式図である。
【図２】図２（ａ）は本発明の実施形態に係る第１半導体チップの構成を示す模式図であり、図２（ｂ）は第２半導体チップの構成を示す模式図であり、図２（ｃ）は第１半導体チップと第２半導体チップがバンプで接続されたＳＩＰ形態の電子回路装置の構成を示す模式図である。
【図３】図３は本発明の第１実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。
【図４】図４は本発明の第２実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。
【図５】図５は本発明の第３実施例のＳＩＰ形態の電子回路装置における回路構成を示す模式図である。
【図６】図６は第１従来例に係るＳＩＰの回路構成を示す模式図である。
【図７】図７は第２従来例に係るＳＩＰの構成を示す模式図である。
【図８】図８は単純に半導体チップ間をバンプで接続したＳＩＰにおける回路構成を示す模式図である。
【符号の説明】
１，１００…第１半導体チップ、２，２００…第２半導体チップ、２ａ，３ａ，３ｂ，３００ａ…端子、３，３００…実装基板、４…ワイヤボンディング、１０…第１半導体集積回路、１０ａ，１１０ａ…入力回路、１０ｂ，１１０ｂ…出力回路、１１…第１テスト回路、１２，１５，２２，２４，ＦＦ…フリップフロップ、１３…ノーマル／シフト選択回路、１４，２３…スキャン入力選択回路、１６ａ，２５ａ…スキャン入力パッド、１６ｂ，２５ｂ…スキャン出力パッド、１６ｃ，２５ｃ…選択信号パッド、１６ｄ，２５ｄ…テストモード選択信号入力パッド、１７…テストモード選択回路、１８，１９，２６，２７…ＭＵＸ選択回路、２０…第２半導体集積回路、２０ａ，２１０ａ…入力回路、２０ｂ，２１０ｂ…出力回路、２１…第２テスト回路、１１１ａ，１１１ｂ，２１１ａ，２１１ｂ…パッド、１１２ａ，１１２ｂ，２１２ａ，２１２ｂ…バッファ、ＢＰ，ＢＰａ〜ＢＰｆ，ＢＰｘ，ＢＰｙ，ＢＰ１００ａ，ＢＰ１００ｂ，ＢＰ２００ａ，ＢＰ２００ｂ…バンプ。
Claims (5)
- 複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置であって、
第１半導体集積回路と前記第１半導体集積回路に接続する第１テスト回路とを有し、前記第１テスト回路に接続するパッドの入出力から前記第１テスト回路を介して前記第１半導体集積回路の動作試験が可能である第１半導体チップと、
第２半導体集積回路と前記第２半導体集積回路に接続する第２テスト回路とを有し、前記第２テスト回路に接続するパッドの入出力から前記第２テスト回路を介して前記第２半導体集積回路の動作試験が可能である第２半導体チップと、
前記第１テスト回路と前記第２テスト回路を接続するバンプと
を有し、
前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された状態において、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記バンプによる前記第１テスト回路と前記第２テスト回路の接続状態の試験が可能である
電子回路装置。 - 前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された状態において、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記第１半導体集積回路の動作試験が可能である
請求項１に記載の電子回路装置。 - 前記第１テスト回路および前記第２テスト回路は、データを入力側から出力側へ順次シフトさせるスキャンパス回路を含む
請求項１に記載の電子回路装置。 - 複数の半導体チップがバンプにより接続されて積層され、１つのパッケージに集積された電子回路装置の動作試験方法であって、
第１半導体集積回路と前記第１半導体集積回路に接続する第１テスト回路とを有する第１半導体チップの動作試験においては、前記第１テスト回路に接続するパッドの入出力から前記第１テスト回路を介して行い、
第２半導体集積回路と前記第２半導体集積回路に接続する第２テスト回路とを有する第２半導体チップの動作試験においては、前記第２テスト回路に接続するパッドの入出力から前記第２テスト回路を介して行い、
前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された状態において、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記バンプによる前記第１テスト回路と前記第２テスト回路の接続状態の試験を行う
電子回路装置の動作試験方法。 - 前記第１半導体チップと前記第２半導体チップが前記バンプにより接続された電子回路装置の動作試験においては、前記第２テスト回路に接続するパッドの入出力から、前記第２テスト回路、前記バンプおよび前記第１テスト回路を介して、前記第１半導体集積回路の動作試験を行う
請求項４に記載の電子回路装置の動作試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003112841A JP2004317352A (ja) | 2003-04-17 | 2003-04-17 | 電子回路装置およびその動作試験方法 |
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| JP2004317352A true JP2004317352A (ja) | 2004-11-11 |
Family
ID=33472944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2003112841A Pending JP2004317352A (ja) | 2003-04-17 | 2003-04-17 | 電子回路装置およびその動作試験方法 |
Country Status (1)
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| JP (1) | JP2004317352A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134604A (ja) * | 2005-11-11 | 2007-05-31 | Sharp Corp | 検出回路 |
| JP2012168153A (ja) * | 2011-01-25 | 2012-09-06 | Institute Of National Colleges Of Technology Japan | Ｃｍｏｓ論理ｉｃパッケージおよび検査方法 |
| EP3029684A1 (en) | 2014-12-02 | 2016-06-08 | Fujitsu Limited | Test circuit and method for controlling test circuit |
| EP3037833A2 (en) | 2014-12-26 | 2016-06-29 | Fujitsu Limited | Test circuit and method of controlling test circuit |
| JP2017026463A (ja) * | 2015-07-22 | 2017-02-02 | ローム株式会社 | 半導体装置 |
-
2003
- 2003-04-17 JP JP2003112841A patent/JP2004317352A/ja active Pending
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| US9797949B2 (en) | 2014-12-26 | 2017-10-24 | Fujitsu Limited | Test circuit and method of controlling test circuit |
| JP2017026463A (ja) * | 2015-07-22 | 2017-02-02 | ローム株式会社 | 半導体装置 |
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