JP2017026463A - 半導体装置 - Google Patents
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Abstract
Description
この場合、第1半導体チップにおいて第4パッドに供給する制御信号に応じて、第1セレクタを制御することができる。
この場合、第2セレクタを第1状態とすることで、複数の入力ピンに、外部から試験信号および/または制御信号を入力することができる。
この場合、第5パッドの所定のひとつと接続される入力ピンに、試験信号および/または制御信号を入力することができる。
テスト制御回路を第1半導体チップに内蔵することにより、入力ピンに試験信号・制御信号を入力する必要がなくなり、自動的な検査が可能となる。
ハイレベル電圧が発生する第1パッドと接続されるチップ間配線が、隣接するローレベル電圧が発生する第1パッドとショートする実装不良が発生している場合、大きなリーク電流が流れる。したがって、第1半導体チップの電源端子と接続される電源ピンの電流を測定することにより、実装不良を検出できる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図2は、第1の実施の形態に係る半導体装置1の回路図である。半導体装置1は、マルチチップパッケージであり、複数の入出力ピン(I/Oピン)30、第1半導体チップ2および第2半導体チップ4、複数のチップ間配線WI、複数の接続手段WEを備える。
第2セレクタ22は、複数の第1パッドPd1それぞれを、複数の第5パッドPd5の対応するひとつと接続する第1状態φ1と、複数の第1パッドPd1それぞれを、第1機能回路20と接続する第2状態φ2と、で切りかえ可能に構成される。テスト制御回路24は、テストモードにおいて第1半導体チップ2を第1状態φ1に設定し、通常モードにおいて第1半導体チップ2を第2状態φ2に設定する。図2の第2セレクタ22は第2状態φ2を示す。なお第2セレクタ22の出力段、あるいは後段には、第1パッドPd1、チップ間配線WI、第2パッドPd2(第4パッドPd4)を含む伝送線路を駆動可能なバッファ(トランスミッタあるいはレベルシフタともいう)が設けられるが、ここでは省略している。
図4は、第2の実施の形態に係る半導体装置1aの回路図である。第1半導体チップ2aは、第2セレクタ22に代えて第3セレクタ26を備える。第3セレクタ26は第1状態φ1,第2状態φ2が切りかえ可能である。第2状態φ2は、第2セレクタ22の第2状態φ2と同じである。
図5は、第3の実施の形態に係る半導体装置1bの回路図である。第1半導体チップ2bは、第2セレクタ22あるいは第3セレクタ26に代えて、第4セレクタ28を備える。テスト制御回路24は、テストモードにおいて、試験信号および第1セレクタ42の制御信号を生成する。
図6は、第4の実施の形態に係る半導体装置1cの回路図である。第4の実施の形態で説明する特徴は、第1〜第3の実施の形態と組み合わせて使用してもよいし、それ単独で使用してもよい。
はじめに第1半導体チップ2、第2半導体チップ4が正常であり、さらにチップ間配線WIiが正常である場合を説明する。このとき、第2半導体チップ4側の受信回路RXiの入力インピーダンスは非常に高い。チップ間配線WIiが正常であれば、第1パッドPd1iはハイインピーダンスであるから、バッファB1iに流れる電流IBi1は実質的にゼロである。その他のバッファB1j(j≠i)に関しては、ハイサイドトランジスタMHがオフであるから、電流IB1jは実質的にゼロである。したがって正常時には、半導体装置1に流れる電流ITOTALは実質的にゼロとなる。
続いて第1半導体チップ2、第2半導体チップ4が正常であるが、図7に一点鎖線の経路(i)で示すように、チップ間配線WIiが、隣接する第1パッドPd1i+1(あるいは第2パッドPd2i+1、チップ間配線WIi+1)とショートした場合を説明する。
続いて、チップ間配線WIiが正常であるが、第1半導体チップ2のバッファB1iもしくは第2半導体チップ4の受信回路RXiに含まれる素子が破壊される不良について説明する。
半導体装置1のパッケージの種類は特に限定されず、図1(a)に示すDIP(Dual Inline Package)のほか、SIP(Single Inline Package)、PGA(Pin Grid Array)、QFP(Quad Flat Package)、BGA(Ball Grid Array)パッケージなどさまざまなパッケージに適用可能である。
実施の形態では、複数の半導体チップが同一平面に実装される場合を説明したが、3次元的に実装されてもよい。またチップ間配線WIは、ボンディングワイヤには限定されず、再配線、バンプ、ビアホール、それらの組み合わせであってもよい。さらにチップの個数は3個以上であってもよい。
Claims (9)
- マルチチップパッケージの半導体装置であって、
複数の入出力ピンと、
チップ間接続用の複数の第1パッドを有するとともに、前記複数の第1パッドそれぞれに試験信号を供給可能に構成される第1半導体チップと、
チップ間接続用の複数の第2パッドと、前記複数の入出力ピンのひとつであるテストピンと電気的に接続される第3パッドと、前記複数の第2パッドに生ずる複数の信号を受け、ひとつを選択して前記第3パッドに出力する第1セレクタと、を有する第2半導体チップと、
それぞれが、前記第1半導体チップの前記複数の第1パッドの対応するひとつを、前記第2半導体チップの前記複数の第2パッドの対応するひとつと結線する、複数のチップ間配線と、
を備えることを特徴とする半導体装置。 - 前記第2半導体チップは、
それぞれが、チップ間配線を介して前記第1半導体チップの前記第1パッドの対応するひとつと接続される、少なくともひとつの第4パッドをさらに有し、
前記第1セレクタは、前記少なくともひとつの前記第4パッドの信号に応じて制御されることを特徴とする請求項1に記載の半導体装置。 - 前記第1半導体チップは、
前記複数の入出力ピンに含まれる複数の入力ピンと電気的に接続される複数の第5パッドと、
前記複数の第1パッドそれぞれを、前記複数の第5パッドの対応するひとつと接続する第1状態と、前記複数の第1パッドそれぞれを、前記第1半導体チップに形成される第1機能回路と接続する第2状態と、が選択可能である第2セレクタと、
をさらに有することを特徴とする請求項1または2に記載の半導体装置。 - 前記第1半導体チップは、
前記複数の入出力ピンに含まれる複数の入力ピンと電気的に接続される複数の第5パッドと、
前記複数の第1パッドのうち選択されたひとつを前記複数の第5パッドの所定のひとつと接続する第1状態と、前記複数の第1パッドそれぞれを、前記第1半導体チップに形成される第1機能回路と接続する第2状態と、が選択可能である第3セレクタと、
をさらに有することを特徴とする請求項1または2に記載の半導体装置。 - 前記第1半導体チップは、
前記試験信号を生成するテスト制御回路と、
前記複数の第1パッドのうち選択されたひとつに前記試験信号を供給する第1状態と、前記複数の第1パッドそれぞれを、前記第1半導体チップに形成される第1機能回路と接続する第2状態と、が選択可能である第4セレクタと、
をさらに有することを特徴とする請求項1または2に記載の半導体装置。 - 前記複数のチップ間配線は、ボンディングワイヤを含むことを特徴とする請求項1から5のいずれかに記載の半導体装置。
- 前記第1半導体チップに、デジタルオーディオ信号を処理し、前記オーディオ信号に応じてパルス変調されたパルスオーディオ信号を生成するオーディオ信号処理回路が形成され、
前記第2半導体チップに、前記パルスオーディオ信号を増幅するD級アンプが形成されることを特徴とする請求項1から6のいずれかに記載の半導体装置。 - 前記第1半導体チップは、
前記複数の第1パッドに、ハイレベル電圧またはローレベル電圧を発生する複数のバッファと、
前記複数のバッファを順に選択し、選択されたひとつにハイレベル電圧を、残りにローレベル電圧を発生させ、かつ前記第1半導体チップに含まれる第1機能回路、前記第2半導体チップに含まれる第2機能回路を停止させるテスト制御回路と、
をさらに有することを特徴とする請求項1から7のいずれかに記載の半導体装置。 - マルチチップパッケージの半導体装置であって、
複数の入出力ピンと、
チップ間接続用の複数の第1パッド、第1機能回路、前記複数の第1パッドに、ハイレベル電圧またはローレベル電圧を発生する複数のバッファと、を有する第1半導体チップと、
チップ間接続用の複数の第2パッドおよび第2機能回路を有する第2半導体チップと、
それぞれが、前記第1半導体チップの前記複数の第1パッドの対応するひとつを、前記第2半導体チップの前記複数の第2パッドの対応するひとつと結線する、複数のチップ間配線と、
を備え、
前記第1半導体チップは、前記複数のバッファを順に選択し、選択されたひとつにハイレベル電圧を、残りにローレベル電圧を発生させ、かつ前記第1機能回路、前記第2機能回路を停止させるテスト制御回路をさらに有することを特徴とする半導体装置。
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