JP2010239137A - 高性能サブシステムの設計および組立体 - Google Patents
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Abstract
【解決手段】多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのESD保護回路387および入出力回路389を有するインターフェース回路385をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路360を有する。多重配線集積回路チップ構造は、集積回路チップを相互に物理的かつ電気的に接続するため1つ以上の第2の集積回路チップ310へ取付けられた第1の集積回路チップ305を有する。
【選択図】図4
Description
以下、本発明の態様を例示しておく。
〔態様1〕第1の集積回路チップと1つ以上の第2の集積回路チップとを含む多重配線集積回路チップ構造において、前記第1の集積回路チップが、前記1つ以上の第2の集積回路チップへ物理的かつ電気的に接続され、前記内部回路へ刺激を与えて応答するため、前記第1および第2の集積回路チップの内部回路と前記第1の集積回路チップの内部回路へ接続された入出力回路との間で選択的に通信するように、前記第1の集積回路チップが、前記1つ以上の第2の集積回路チップへ接続されたチップ間インターフェース回路を持ち、前記第2の集積回路チップの各々が、前記第2の集積回路チップへ接続された外部回路と通信しかつ前記第2の集積回路チップを静電気放電電圧から保護する入出力インターフェース回路を有し、前記チップ間インターフェース回路が、前記第2の集積回路チップと前記第1の集積回路チップとの各々間に電気信号を伝送する内部インターフェース回路と、入出力パッドへ接続された第1の端子と前記第1の集積回路チップの内部回路へ接続された第2の端子と入出力回路へ接続された第3の端子とを持つモード選択スイッチと、多重チップ動作中は前記内部インターフェース回路の出力を前記第1の集積回路チップの内部回路へ選択的に接続し、かつ単一チップ動作中は前記内部インターフェース回路の出力を前記入出力回路へ接続するモード・セレクタと、を備えるチップ構造。
〔態様2〕前記第2の集積回路チップの各々が、前記内部回路へ刺激を与えて応答するように前記第1および第2の集積回路チップの内部回路と及び前記第2の集積回路チップの内部回路へ接続された入出力回路との間で選択的に通信するように前記第1の集積回路チップへ接続されたチップ間インターフェース回路を、更に有する態様1記載のチップ構造。
〔態様3〕前記第2の集積回路チップの各々の内部回路と、各々の第2の集積回路チップの各内部回路へ接続された入出力回路との間に選択的に通信して前記内部回路へ刺激を与え応答するように、前記第2の集積回路チップの各々が、他の前記第2の集積回路チップの各々へ接続されたチップ間インターフェース回路を更に有する態様1記載のチップ構造。
〔態様4〕前記第1の集積回路チップが配線手段により前記第2の集積回路チップの各々へ物理的に接続され、前記第1および第2の集積回路チップが、前記配線手段の同じ側および前記配線手段の反対側の1つ以上に実装される態様1記載のチップ構造。
〔態様5〕前記入出力回路が、外部の入出力ソースへに対する接続と、前記第1および第2の集積回路チップを静電気放電電圧から保護するESD保護回路と、を含む態様1記載のチップ構造。
〔態様6〕前記外部入出力ソースが、テストおよびバーン・インの間、一時的に接続される外部テスト回路を含む態様5記載のチップ構造。
〔態様7〕前記チップ間インターフェース回路が、静電気放電保護回路を持たない態様1記載のチップ構造。
〔態様8〕前記チップ間インターフェース回路が、静電気放電保護回路を持つ態様1記載のチップ構造。
〔態様9〕前記モード・スイッチが、内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第1のゲート端子と、第2のゲート端子と、を持つ第1の通過スイッチと、内部回路へ接続されたドレーン端子と、前記取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、第1のゲート端子と、前記モード・セレクタへ接続された第2のゲート端子と、を持つ第2の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第1の通過スイッチの第2のゲート端子と前記第2の通過スイッチの第1のゲート端子とへ接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様1記載のチップ構造。
〔態様10〕前記第1および第2の通過スイッチが、前記第1および第2の通過スイッチの第1のゲート端子であるNMOSトランジスタのゲートと、前記第1および第2の通過スイッチの第2のゲート端子であるPMOSトランジスタのゲートとに並列に接続されたNMOSトランジスタとPMOSトランジスタとからなる態様9記載のチップ構造。
〔態様11〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第1のゲート端子と、第2のゲート端子と、を持つ第1の通過スイッチと、前記内部回路へ接続されたドレーン端子と、前記取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記入出力パッドへ取付けられた静電気放電保護回路と、第1のゲート端子と、前記モード・セレクタへ接続された第2のゲート端子と、を持つ第2の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第1の通過スイッチの第2のゲート端子および前記第2の通過スイッチの第1のゲート端子とに接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様1記載のチップ構造。
〔態様12〕前記第1および第2の通過スイッチが、前記第1および第2の通過スイッチの第1のゲート端子であるNMOSトランジスタのゲートと、前記第1および第2の通過スイッチの第2のゲート端子であるPMOSトランジスタのゲートとに並列に接続されたNMOSトランジスタとPMOSトランジスタとからなる態様11記載のチップ構造。
〔態様13〕前記モード・スイッチが、単一チップ動作中は第1の論理状態ジェネレータへ接続された入出力パッドと、多重チップ動作中は第2の論理状態ジェネレータへ接続されたチップ間入出力パッドと、を含む態様1記載のチップ構造。
〔態様14〕前記単一チップ動作がテスト動作であり、前記入出力パッドがテスト入出力パッドである態様13記載のチップ構造。
〔態様15〕前記第1の集積回路チップ、複数の前記第2の集積回路チップの1つ、テスト・インターフェース、および別の外部ソースの1つから、モード選択信号が前記モード・セレクタへ入力される態様1記載のチップ構造。
〔態様16〕前記第1および第2の集積回路チップの各々が、前記モード・セレクタを介して単一チップ動作あるいは多重チップ・モードにおいて動作するよう設定することができる態様1記載のチップ構造。
〔態様17〕複数の集積回路チップの内部回路間で通信するように複数の集積回路チップ上に多層において形成されるチップ間インターフェース回路であって、これにより、複数の前記集積回路チップが、相互に物理的かつ電気的に取付けられ、これにより、各チップ間インターフェース回路が、前記集積回路チップの1つと該集積回路チップの他の1つとの間に電気信号を伝送する内部インターフェース回路と、前記内部インターフェース回路の出力へ接続された第1の端子と、前記集積回路チップの前記1つの内部回路へ接続された第2の端子と、I/O回路へ接続された第3の端子と、制御端子とを持つモード選択スイッチと、前記制御端子へ接続されて、多重チップ動作中は、前記内部インターフェース回路の出力を前記集積回路チップの前記1つの内部回路へ選択的に接続し、単一チップ動作中は、前記内部インターフェース回路の出力をI/Oインターフェース回路へ接続するモード・セレクタと、を含むインターフェース回路。
〔態様18〕複数の前記集積回路チップが、配線手段により1つ以上の基板へ取付けられる態様17記載のインターフェース回路。
〔態様19〕前記基板が、印刷回路ボード、セラミック基板、ガラス基板、アルミニウム基板、および銅基板からなるグループから選択され、複数の前記集積回路チップが前記配線手段の一方の側あるいは反対側に取付けられる態様18記載のインターフェース回路。
〔態様20〕前記I/Oインターフェース回路が、外部テスト回路へ接続されて該外部テスト回路と通信するテスト・インターフェース回路と、複数の前記集積回路チップを静電気放電電圧から保護するESD保護回路と、を含む態様17記載のインターフェース回路。
〔態様21〕テストおよびバーン・インの間、前記テスト・インターフェース回路が、前記外部テスト回路へ一時的に接続された入出力パッドを介して外部テスト回路へ接続される態様20記載のインターフェース回路。
〔態様22〕前記I/Oインターフェース回路が、外部I/Oソースに対する接続と、複数の前記集積回路チップを静電気放電電圧から保護するESD保護回路と、含む態様17記載のインターフェース回路。
〔態様23〕前記チップ間インターフェース回路が、静電気放電保護回路を持たない態様17記載のインターフェース回路。
〔態様24〕前記チップ間インターフェース回路が静電気放電保護回路を持つ態様17記載のインターフェース回路。
〔態様25〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第1のゲート端子と、第2のゲート端子と、を持つ第1の通過スイッチと、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、第1のゲート端子と、前記モード・セレクタへ接続された第2のゲート端子と、を持つ第2の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第1の通過スイッチの第2のゲート端子と前記第2の通過スイッチの第1のゲートとへ接続された出力端子とを持つインバータ回路と、静電気放電保護回路と、を含む態様17記載のインターフェース回路。
〔態様26〕前記第1および第2の通過スイッチが、該第1および第2の通過スイッチの第1のゲート端子であるNMOSトランジスタのゲートと、前記第1および第2の通過スイッチの第2のゲート端子であるPMOSトランジスタのゲートとに並列に接続されたNMOSトランジスタとPMOSトランジスタとからなる態様25記載のインターフェース回路。
〔態様27〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第1のゲート端子と、第2のゲート端子と、を持つ第1の通過スイッチと、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記入出力パッドへ取付けられた静電気放電保護回路と、第1のゲート端子と、前記モード・セレクタへ接続された第2のゲート端子と、を持つ第2の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第1の通過スイッチの第2のゲート端子と前記第2の通過スイッチの第1のゲートとへ接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様17記載のインターフェース回路。
〔態様28〕前記第1および第2の通過スイッチが、該第1および第2の通過スイッチの第1のゲート端子であるNMOSトランジスタのゲートと、前記第1および第2の通過スイッチの第2のゲート端子であるPMOSトランジスタのゲート端子とに並列に接続されたNMOSトランジスタとPMOSトランジスタとからなる態様27記載のインターフェース回路。
〔態様29〕前記モード・スイッチにおいて、単一チップ動作中は第1の論理状態ジェネレータへ接続されるI/Oまたはテスト入出力パッドと、多重チップなるモード動作中は第2の論理状態ジェネレータへ接続されるチップ間入出力パッドと、を含む態様17記載のインターフェース回路。
〔態様30〕モード選択信号が、前記第1の集積回路チップ、複数の前記第2の集積回路チップの1つ、テスト・インターフェース、および別の外部ソースの1つから前記モード・セレクタへ入力される態様17記載のモード・セレクタ。
〔態様31〕多重集積回路チップ構造を形成する方法であって、複数の集積回路チップを含む複数の半導体ウェーハ上に内部回路を同時にしかも個々に形成するステップと、複数の前記半導体ウェーハ上に入出力回路を同時に形成するステップと、複数の前記半導体ウェーハ上にチップ間インターフェース回路を同時に形成することにより、前記チップ間インターフェース回路の形成ステップが、複数の前記集積回路チップの各々の集積カイロチップ間の電気信号を前記集積回路チップの相互の集積回路チップに伝送する内部インターフェース回路を形成することと、前記集積回路チップの出力へ接続された第1の端子と複数の前記集積回路チップの1つの内部回路へ接続された第2の端子とを持つモード選択スイッチを形成することと、多重チップ動作中は前記内部インターフェース回路の出力を前記集積回路チップの前記1つの内部回路に選択的に接続し、単一チップ動作中は前記内部インターフェース回路の出力を前記入出力回路に選択的に接続するモード・セレクタを形成することを含み、単一チップ動作中は、複数の前記ウェーハ上の前記入出力回路と入出力インターフェース回路とへ接続されたテスト回路に接触し、刺激を与えかつ該テスト回路の応答を調べるステップと、複数の前記半導体ウェーハを複数の分離された集積回路チップへ分離するステップと、ソケットと接触し、複数の前記分離された集積回路チップに長期間にわたり刺激を与えてバーン・インするステップと、複数の前記分離された集積回路チップと接触し、刺激を与え、調べるステップと、欠陥のある集積回路チップを廃棄するステップと、前記半導体ウェーハの1つの各機能チップを他の1つ以上の複数の前記半導体ウェーハの1つ以上の機能チップへ取付けるステップと、前記入出力インターフェース回路と接触し、これに刺激を与え、形成された多重集積回路チップ構造の応答を調べるステップと、を含む方法。
〔態様32〕複数の前記半導体ウェーハの前記他のウェーハの前記1つ以上の前記1つ以上のチップに対する前記半導体ウェーハの1つの前記集積回路チップの各々の取付けが、複数の前記集積回路チップの各々の間に配線手段を形成することにより行われ、複数の前記集積回路チップが、前記配線手段の片側および(または)両側に取付けられる態様31記載の方法。
〔態様33〕前記入出力回路を形成する前記ステップが、外部I/Oソースに接続されたI/Oまたはテスト・インターフェース回路を形成するステップと、前記第1および第2の集積回路チップを静電気放電電圧から保護するESD保護回路を形成するステップと、を含む態様31記載の方法。
〔態様34〕複数の前記半導体ウェーハの各々における複数の前記集積回路チップが、異なる種類の半導体プロセスを用いて作られる態様31記載の方法。
〔態様35〕前記I/Oまたはテスト・インターフェース回路との接触が、外部テスト回路を入出力パッドを介して前記I/Oまたはテスト・インターフェース回路へ一時的に接続することを含む態様33記載の方法。
〔態様36〕前記チップ間インターフェース回路に静電気放電保護回路が形成されない態様31記載の方法。
〔態様37〕前記チップ間インターフェース回路に静電気放電保護回路が形成される態様31記載の方法。
〔態様38〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第1のゲート端子と、第2のゲート端子と、を持つ第1の通過スイッチと、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、第1のゲート端子と、前記モード・セレクタへ接続された第2のゲート端子とを持つ第2の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第1の通過スイッチの第2のゲート端子と前記第2の通過スイッチの第1のゲートとに接続された出力端子とを持つインバータ回路と、静電気放電保護回路と、を含む態様31記載の方法。
〔態様39〕前記第1および第2の通過スイッチが、該第1および第2の通過スイッチの第1のゲート端子であるNMOSトランジスタのゲートと、前記第1および第2の通過スイッチの第2のゲート端子であるPMOSトランジスタのゲートとに並列で接続されたNMOSトランジスタとPMOSトランジスタとからなる態様38記載の方法。
〔態様40〕前記モード・スイッチが、前記内部回路に接続されたドレーン端子と、取付けられた前記集積回路チップに接続された入出力パッドに接続されたソース端子と、前記モード・セレクタに接続された第1のゲート端子と、第2のゲート端子とを持つ第1の通過スイッチと、前記内部回路に接続されたドレーン端子と、取付けられた前記集積回路チップに接続された入出力パッドに接続されたソース端子と、前記入出力パッドへ取付けられた静電気放電保護回路と、第1のゲート端子と、前記モード・セレクタへ接続された第2のゲート端子と、を持つ第2の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第1の通過スイッチの第2のゲート端子と前記第2の通過スイッチの第1のゲートとへ接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様31記載の方法。
〔態様41〕前記第1および第2の通過スイッチが、該第1および第2の通過スイッチの第1のゲート端子であるNMOSトランジスタのゲートと、前記第1および第2の通過スイッチの第2のゲート端子であるPMOSトランジスタのゲートとに並列に接続されたNMOSトランジスタとPMOSトランジスタとからなる態様40記載の方法。
〔態様42〕前記モード・スイッチにおいて、単一チップ・モード動作中は第1の論理状態ジェネレータへ接続されるI/Oまたはテスト入出力パッドと、多重チップ・モード動作中は第2の論理状態ジェネレータへ接続されるチップ間入出力パッドと、を含む態様31記載の方法。
〔態様43〕モード選択信号が、前記第1の集積回路チップ、複数の前記第2の集積回路チップの1つ、テスト・インターフェース、および別の外部ソースの1つから前記モード・セレクタへ入力される態様31記載の方法。
76 ボール・グリッド・アレイ基板
78 基板
300 「チップ・オン・チップ」構造
305 第1の集積回路チップ
310 第2の集積回路チップ
315 ソルダ・バンプ
320 モジュール
325 ボンド・ワイヤ
330 ボール・グリッド・アレイ
335 内部回路
340 チップ間インターフェース回路
345 入出力パッド
350 入出力またはテスト・インターフェース
355 入出力パッド
360 チップ間インターフェース回路
365 内部回路
370 入出力パッド
375 I/Oまたはテスト・インターフェース回路
377 テスト入出力パッド
380 モード・セレクト線
381 モード・セレクト入出力パッド
382 モード・セレクト入出力パッド
383 モード・セレクト入出力パッド
384 ソルダ・ボール
385 入出力インターフェース
387 ESD保護回路
389 入出力バッファ
390 モード・セレクト線
391 モード・セレクト入出力パッド
392 モード・セレクト入出力パッド
393 モード・セレクト入出力パッド
395 入出力パッド
400 内部回路
402 モード・スイッチ
404 モード・セレクタ
410 駆動回路
414 ESD保護回路
416 テストまたは入出力パッド
418 ESD保護回路
420 レシーバ
422 入出力パッド
424 モード・スイッチ
426 モード・セレクタ
430 内部回路
432 内部回路
434 モード・セレクタ
436 モード・スイッチ
438 チップ・パッド
454 チップ・パッド
456 モード・スイッチ
458 モード・セレクタ
462 内部回路
500 モード・スイッチ
502 通過スイッチ
504 通過スイッチ
506 インバータ
507 ESD保護回路
508 内部回路
510 I/Oまたはテスト・インターフェース回路
514 駆動回路
516 ESD保護回路
520 モード・セレクタ
522 チップ間入出力パッド
524 I/Oまたはテスト・インターフェース回路
530 チップ間入出力パッド
532 ESD保護回路
540 入出力パッド
550 外部ソース
552 テスト・プローブまたはニードル
554 プローブ・カード
560 組合わせチップ
562 組合わせチップ間入出力パッド
600 第1の集積回路チップ
605 I/Oまたはテスト入出力パッド
610 チップ間入出力パッド
615 第2の集積回路チップ
620 外部入出力パッド
625 チップ間入出力パッド
630 テスト入出力パッド
Claims (20)
- 第1の内部回路を備える第1のチップと、
第2のチップと
を備える多重チップパッケージであって、
前記第2のチップは、
レシーバと該レシーバの第1の端子に接続された第1の静電気放電保護回路とを備えるテスト・インターフェース回路と、
前記レシーバの第1の端子に接続された第1の信号入出力パッドと、
前記第1の内部回路に接続された第2の内部回路であって、テスト・インターフェース回路が、前記第1の内部回路と第2の内部回路との間の信号経路中に直接的には入っていない、第2の内部回路と、
前記信号経路に接続された第2の静電気放電保護回路であって、該第2の静電気放電保護回路が前記第1の静電気放電保護回路よりも小さい、第2の静電気放電保護回路と、
を備える、多重チップパッケージ。 - 請求項1に記載の多重チップパッケージであって、前記第1のチップと第2のチップとの間にメタル・バンプを更に備え、前記信号経路が該メタル・バンプを通る、多重チップパッケージ。
- 請求項1に記載の多重チップパッケージであって、前記第1のチップと第2のチップとの間にソルダを更に備え、前記信号経路が該ソルダを通る、多重チップパッケージ。
- 請求項1に記載の多重チップパッケージにおいて、前記第2のチップは、前記レシーバの第2の端子と接続された第1の端子と前記信号経路に接続された第2の端子とを有する通過スイッチを更に備える、多重チップパッケージ。
- 請求項1に記載の多重チップパッケージであって、前記第2のチップの第2の信号入出力パッドに接続されたモジュールを更に備え、前記第2のチップは、入出力バッファと該入出力バッファの端子に接続された第3の静電気放電保護回路とを更に備え、前記第2の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
- 請求項5に記載の多重チップパッケージであって、前記第2の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
- 請求項5に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第1のチップと第2のチップが前記モジュールの上にある、多重チップパッケージ。
- 請求項1に記載の多重チップパッケージであって、前記第1のチップの第2の信号入出力パッドに接続されたモジュールを更に備え、前記第1のチップは、入出力バッファと該入出力バッファの端子に接続された第3の静電気放電保護回路とを更に備え、前記第2の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
- 請求項8に記載の多重チップパッケージであって、前記第2の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
- 請求項8に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第1のチップと第2のチップが前記モジュールの上にある、多重チップパッケージ。
- 第1の内部回路を備える第1のチップと、
第2のチップと
を備える多重チップパッケージであって、
前記第2のチップは、
ドライバと該ドライバの第1の端子に接続された第1の静電気放電保護回路とを備えるテスト・インターフェース回路と、
前記ドライバの第1の端子に接続された第1の信号入出力パッドと、
前記第1の内部回路に接続された第2の内部回路であって、テスト・インターフェース回路が、前記第1の内部回路と第2の内部回路との間の信号経路中に直接的には入っていない、第2の内部回路と、
前記信号経路に接続された第2の静電気放電保護回路であって、該第2の静電気放電保護回路が前記第1の静電気放電保護回路よりも小さい、第2の静電気放電保護回路と、
を備える、多重チップパッケージ。 - 請求項11に記載の多重チップパッケージであって、前記第1のチップと第2のチップとの間にメタル・バンプを更に備え、前記信号経路が該メタル・バンプを通る、多重チップパッケージ。
- 請求項11に記載の多重チップパッケージであって、前記第1のチップと第2のチップとの間にソルダを更に備え、前記信号経路が該ソルダを通る、多重チップパッケージ。
- 請求項11に記載の多重チップパッケージにおいて、前記第2のチップは、前記ドライバの第2の端子と接続された第1の端子と前記信号経路に接続された第2の端子とを有する通過スイッチを更に備える、多重チップパッケージ。
- 請求項11に記載の多重チップパッケージであって、前記第2のチップの第2の信号入出力パッドに接続されたモジュールを更に備え、前記第2のチップは、入出力バッファと該入出力バッファの端子に接続された第3の静電気放電保護回路とを更に備え、前記第2の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
- 請求項15に記載の多重チップパッケージであって、前記第2の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
- 請求項15に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第1のチップと第2のチップが前記モジュールの上にある、多重チップパッケージ。
- 請求項11に記載の多重チップパッケージであって、前記第1のチップの第2の信号入出力パッドに接続されたモジュールを更に備え、前記第1のチップは、入出力バッファと該入出力バッファの端子に接続された第3の静電気放電保護回路とを更に備え、前記第2の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
- 請求項18に記載の多重チップパッケージであって、前記第2の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
- 請求項18に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第1のチップと第2のチップが前記モジュールの上にある、多重チップパッケージ。
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2010
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