JP2001339031A - 半導体装置 - Google Patents
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- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Abstract
(57)【要約】
【課題】 信号の伝達速度を向上させることが可能な半
導体装置を提供する。 【解決手段】 ＤＲＡＭチップ１は、静電破壊対策用回
路を有する試験用の入出力端子１ｃと、静電破壊対策用
回路を有する支持基板接続用の入出力端子１ｂと、入出
力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有し
ない入出力端子１ａとを含む。そして、ＤＲＡＭチップ
１とロジックチップ２とを接続する際に、入出力端子１
ａを用いて接続する。
導体装置を提供する。 【解決手段】 ＤＲＡＭチップ１は、静電破壊対策用回
路を有する試験用の入出力端子１ｃと、静電破壊対策用
回路を有する支持基板接続用の入出力端子１ｂと、入出
力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有し
ない入出力端子１ａとを含む。そして、ＤＲＡＭチップ
１とロジックチップ２とを接続する際に、入出力端子１
ａを用いて接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、複数の半導体チップが支持基板上に設置され
た半導体装置に関する。
し、特に、複数の半導体チップが支持基板上に設置され
た半導体装置に関する。
【０００２】
【従来の技術】近年、絶縁基板上に異なる機能を有する
複数の半導体チップを高密度に実装して１つの半導体装
置として機能するようにシステム化したマルチチップモ
ジュール（ＭＣＭ:Multi Chip Module）が開発されてい
る。これらは、たとえば、特開平９−２３２５０５号な
どに開示されている。
複数の半導体チップを高密度に実装して１つの半導体装
置として機能するようにシステム化したマルチチップモ
ジュール（ＭＣＭ:Multi Chip Module）が開発されてい
る。これらは、たとえば、特開平９−２３２５０５号な
どに開示されている。
【０００３】図１５は、従来の半導体装置（マルチチッ
プモジュール）を示した概略図である。図１５を参照し
て、従来の半導体装置では、絶縁基板からなる支持基板
１０３上に、ＤＲＡＭチップ１０１と、ロジックチップ
１０２と、他の機能チップ１０５および１０６とが設置
されている。支持基板１０３の表面の外周部分には、複
数の入出力端子１０３ａが所定の間隔を隔てて設けられ
ている。
プモジュール）を示した概略図である。図１５を参照し
て、従来の半導体装置では、絶縁基板からなる支持基板
１０３上に、ＤＲＡＭチップ１０１と、ロジックチップ
１０２と、他の機能チップ１０５および１０６とが設置
されている。支持基板１０３の表面の外周部分には、複
数の入出力端子１０３ａが所定の間隔を隔てて設けられ
ている。
【０００４】また、ＤＲＡＭチップ１０１、ロジックチ
ップ１０２、チップ１０５および１０６の上面には、そ
れぞれ、複数の入出力端子１０１ａ、１０２ａ、１０５
ａおよび１０６ａが設けられている。また、ＤＲＡＭチ
ップ１０１とロジックチップ１０２とは、入出力端子１
０１ａおよび１０２ａを配線１０７により接続すること
によって直接接続されている。
ップ１０２、チップ１０５および１０６の上面には、そ
れぞれ、複数の入出力端子１０１ａ、１０２ａ、１０５
ａおよび１０６ａが設けられている。また、ＤＲＡＭチ
ップ１０１とロジックチップ１０２とは、入出力端子１
０１ａおよび１０２ａを配線１０７により接続すること
によって直接接続されている。
【０００５】また、ＤＲＡＭチップ１０１は、配線１０
８によって支持基板１０３と接続されており、ロジック
チップ１０２は、配線１０９によって支持基板１０３と
接続されている。また、チップ１０５は、配線１１０に
よってＤＲＡＭチップ１０１と接続されており、チップ
１０６は、配線１１１および１１２によって、それぞ
れ、ロジックチップ１０２および支持基板１０３と接続
されている。
８によって支持基板１０３と接続されており、ロジック
チップ１０２は、配線１０９によって支持基板１０３と
接続されている。また、チップ１０５は、配線１１０に
よってＤＲＡＭチップ１０１と接続されており、チップ
１０６は、配線１１１および１１２によって、それぞ
れ、ロジックチップ１０２および支持基板１０３と接続
されている。
【０００６】図１６は、図１５に示した従来の半導体装
置（マルチチップモジュール）における半導体チップの
入出力回路の構成を示した回路図である。図１６を参照
して、従来の半導体装置では、ＤＲＡＭチップ１０１お
よびロジックチップ１０２の全ての入出力端子１０１ａ
（１０２ａ）に、静電破壊防止用トランジスタ２０１お
よび２０２からなる静電破壊対策用回路が接続されてい
る。また、入出力端子１０１ａ（１０２ａ）は、抵抗２
０３を介してチップ内部の集積回路（図示せず）に接続
されている。
置（マルチチップモジュール）における半導体チップの
入出力回路の構成を示した回路図である。図１６を参照
して、従来の半導体装置では、ＤＲＡＭチップ１０１お
よびロジックチップ１０２の全ての入出力端子１０１ａ
（１０２ａ）に、静電破壊防止用トランジスタ２０１お
よび２０２からなる静電破壊対策用回路が接続されてい
る。また、入出力端子１０１ａ（１０２ａ）は、抵抗２
０３を介してチップ内部の集積回路（図示せず）に接続
されている。
【０００７】
【発明が解決しようとする課題】上記した従来の半導体
装置では、図１６に示したように、ＤＲＡＭチップ１０
１およびロジックチップ１０２の全ての入出力端子１０
１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０
１および２０２が接続されているので、その静電破壊防
止用トランジスタ２０１および２０２の寄生容量によっ
て、チップ外部との信号伝達速度が遅くなるという問題
点があった。
装置では、図１６に示したように、ＤＲＡＭチップ１０
１およびロジックチップ１０２の全ての入出力端子１０
１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０
１および２０２が接続されているので、その静電破壊防
止用トランジスタ２０１および２０２の寄生容量によっ
て、チップ外部との信号伝達速度が遅くなるという問題
点があった。
【０００８】また、ＤＲＡＭチップ１０１およびロジッ
クチップ１０２の全ての入出力端子１０１ａ（１０２
ａ）に、静電破壊防止用トランジスタ２０１および２０
２が接続されているので、その分、ＤＲＡＭチップ１０
１およびロジックチップ１０２のチップ面積が増大する
という問題点もあった。
クチップ１０２の全ての入出力端子１０１ａ（１０２
ａ）に、静電破壊防止用トランジスタ２０１および２０
２が接続されているので、その分、ＤＲＡＭチップ１０
１およびロジックチップ１０２のチップ面積が増大する
という問題点もあった。
【０００９】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の一つの目的は、
信号の伝達速度を向上させることが可能な半導体装置を
提供することである。
ためになされたものであり、この発明の一つの目的は、
信号の伝達速度を向上させることが可能な半導体装置を
提供することである。
【００１０】この発明のもう一つの目的は、上記の半導
体装置において、半導体チップの面積を減少させること
である。
体装置において、半導体チップの面積を減少させること
である。
【００１１】
【課題を解決するための手段】請求項１における半導体
装置は、複数の半導体チップが支持基板上に設置された
半導体装置であって、半導体チップのうち少なくとも１
つは、第１静電破壊対策用回路を有する第１入出力端子
と、第２静電破壊対策用回路を有する第２入出力端子
と、第１入出力端子および第２入出力端子以外の第３入
出力端子とを備えている。第１入出力端子は、半導体チ
ップ単独での動作状態を試験するために用いられるもの
である。また、第２入出力端子は、半導体チップを支持
基板に接続するために用いられるものである。そして、
複数の半導体チップ間を接続する際には、第３入出力端
子を用いて接続する。
装置は、複数の半導体チップが支持基板上に設置された
半導体装置であって、半導体チップのうち少なくとも１
つは、第１静電破壊対策用回路を有する第１入出力端子
と、第２静電破壊対策用回路を有する第２入出力端子
と、第１入出力端子および第２入出力端子以外の第３入
出力端子とを備えている。第１入出力端子は、半導体チ
ップ単独での動作状態を試験するために用いられるもの
である。また、第２入出力端子は、半導体チップを支持
基板に接続するために用いられるものである。そして、
複数の半導体チップ間を接続する際には、第３入出力端
子を用いて接続する。
【００１２】請求項１では、このように構成することに
よって、複数の半導体チップ間を接続する際に、試験用
の第１入出力端子に設けられている第１静電破壊対策用
回路および支持基板接続用の第２入出力端子に設けられ
ている第２静電破壊対策用回路に付加されている寄生容
量を排除することができ、その結果、信号伝達速度を向
上させることができる。
よって、複数の半導体チップ間を接続する際に、試験用
の第１入出力端子に設けられている第１静電破壊対策用
回路および支持基板接続用の第２入出力端子に設けられ
ている第２静電破壊対策用回路に付加されている寄生容
量を排除することができ、その結果、信号伝達速度を向
上させることができる。
【００１３】請求項２における半導体装置は、請求項１
の構成において、第３入出力端子は、静電破壊対策用回
路を含まない。
の構成において、第３入出力端子は、静電破壊対策用回
路を含まない。
【００１４】請求項２では、このように構成することに
よって、半導体チップ間の接続を、静電破壊対策用回路
を含まない第３入出力端子により行うことができる。こ
れにより、半導体チップ間の経路では静電破壊対策用回
路に付加されている寄生容量を完全に排除することがで
き、その結果、半導体チップ間の信号伝達速度を向上さ
せることができる。なお、静電破壊が起こりやすいの
は、試験時および半導体装置完成後であるので、試験用
および支持基板接続用の第１および第２入出力端子以外
の第３入出力端子が静電破壊対策用回路を含んでいなく
ても、それほど問題にならない。また、請求項２では、
上記のように、第３入出力端子に静電破壊対策用回路が
接続されていないので、その分、半導体チップの面積を
削減することができる。これにより、半導体チップの製
造コストも低減することができる。
よって、半導体チップ間の接続を、静電破壊対策用回路
を含まない第３入出力端子により行うことができる。こ
れにより、半導体チップ間の経路では静電破壊対策用回
路に付加されている寄生容量を完全に排除することがで
き、その結果、半導体チップ間の信号伝達速度を向上さ
せることができる。なお、静電破壊が起こりやすいの
は、試験時および半導体装置完成後であるので、試験用
および支持基板接続用の第１および第２入出力端子以外
の第３入出力端子が静電破壊対策用回路を含んでいなく
ても、それほど問題にならない。また、請求項２では、
上記のように、第３入出力端子に静電破壊対策用回路が
接続されていないので、その分、半導体チップの面積を
削減することができる。これにより、半導体チップの製
造コストも低減することができる。
【００１５】請求項３における半導体装置は、請求項１
の構成において、第３入出力端子は、第３静電破壊対策
用回路を含み、第３静電破壊対策用回路を構成するトラ
ンジスタは、第１および第２静電破壊対策用回路を構成
するトランジスタよりも小さい。
の構成において、第３入出力端子は、第３静電破壊対策
用回路を含み、第３静電破壊対策用回路を構成するトラ
ンジスタは、第１および第２静電破壊対策用回路を構成
するトランジスタよりも小さい。
【００１６】請求項３では、上記のように、静電破壊が
起こりにくい半導体チップ間を接続する第３入出力端子
の第３静電破壊対策用回路を構成するトランジスタの大
きさを、静電破壊が起こりやすい試験用および支持基板
接続用の第１および第２静電破壊対策用回路を構成する
トランジスタよりも小さく構成することによって、半導
体チップ間を接続する第３入出力端子の第３静電破壊対
策用回路の寄生容量を減少させることができる。その結
果、半導体チップ間の信号伝達速度を向上させることが
できる。また、第３静電破壊対策用回路を構成するトラ
ンジスタを小さくすることによって、その分、半導体チ
ップの面積を削減することができる。
起こりにくい半導体チップ間を接続する第３入出力端子
の第３静電破壊対策用回路を構成するトランジスタの大
きさを、静電破壊が起こりやすい試験用および支持基板
接続用の第１および第２静電破壊対策用回路を構成する
トランジスタよりも小さく構成することによって、半導
体チップ間を接続する第３入出力端子の第３静電破壊対
策用回路の寄生容量を減少させることができる。その結
果、半導体チップ間の信号伝達速度を向上させることが
できる。また、第３静電破壊対策用回路を構成するトラ
ンジスタを小さくすることによって、その分、半導体チ
ップの面積を削減することができる。
【００１７】請求項４における半導体装置は、請求項３
の構成において、第３静電破壊対策用回路を構成するト
ランジスタのゲート幅は、第１および第２静電破壊対策
用回路を構成するトランジスタのゲート幅よりも小さ
い。
の構成において、第３静電破壊対策用回路を構成するト
ランジスタのゲート幅は、第１および第２静電破壊対策
用回路を構成するトランジスタのゲート幅よりも小さ
い。
【００１８】請求項４では、このように、第３静電破壊
対策用回路を構成するトランジスタのゲート幅を、第１
および第２静電破壊対策用回路を構成するトランジスタ
のゲート幅よりも小さくすることによって、容易に第３
静電破壊対策用回路の寄生容量を減少させることがで
き、その結果、半導体チップ間の信号伝達速度を向上さ
せることができる。
対策用回路を構成するトランジスタのゲート幅を、第１
および第２静電破壊対策用回路を構成するトランジスタ
のゲート幅よりも小さくすることによって、容易に第３
静電破壊対策用回路の寄生容量を減少させることがで
き、その結果、半導体チップ間の信号伝達速度を向上さ
せることができる。
【００１９】請求項５における半導体装置は、請求項１
の構成において、第３入出力端子は、第３静電破壊対策
用回路を含み、第３静電破壊対策用回路は、ダイオード
によって構成されており、第１および第２静電破壊対策
用回路は、トランジスタによって構成されている。
の構成において、第３入出力端子は、第３静電破壊対策
用回路を含み、第３静電破壊対策用回路は、ダイオード
によって構成されており、第１および第２静電破壊対策
用回路は、トランジスタによって構成されている。
【００２０】請求項５では、このように、静電破壊が起
こりにくい半導体チップ間を接続する第３入出力端子の
第３静電破壊対策用回路を、寄生容量の少ないダイオー
ドによって構成し、静電破壊が起こりやすい試験用およ
び支持基板接続用の第１および第２静電破壊対策用回路
を、寄生容量の大きいトランジスタによって構成するこ
とにより、半導体チップ間を接続する第３入出力端子の
第３静電破壊対策用回路の寄生容量を減少させることが
できる。その結果、半導体チップ間の信号伝達速度を向
上させることができる。また、ダイオードからなる第３
静電破壊対策用回路は、トランジスタからなる第１およ
び第２静電破壊対策用回路に比べて素子面積が小さいの
で、半導体チップ面積を削減することができる。なお、
ダイオードからなる第３静電破壊対策用回路は、トラン
ジスタからなる第１および静電破壊対策用回路に比べて
耐性は低いが、半導体チップ間では、静電破壊が起こり
にくいので問題はない。
こりにくい半導体チップ間を接続する第３入出力端子の
第３静電破壊対策用回路を、寄生容量の少ないダイオー
ドによって構成し、静電破壊が起こりやすい試験用およ
び支持基板接続用の第１および第２静電破壊対策用回路
を、寄生容量の大きいトランジスタによって構成するこ
とにより、半導体チップ間を接続する第３入出力端子の
第３静電破壊対策用回路の寄生容量を減少させることが
できる。その結果、半導体チップ間の信号伝達速度を向
上させることができる。また、ダイオードからなる第３
静電破壊対策用回路は、トランジスタからなる第１およ
び第２静電破壊対策用回路に比べて素子面積が小さいの
で、半導体チップ面積を削減することができる。なお、
ダイオードからなる第３静電破壊対策用回路は、トラン
ジスタからなる第１および静電破壊対策用回路に比べて
耐性は低いが、半導体チップ間では、静電破壊が起こり
にくいので問題はない。
【００２１】請求項６における半導体装置は、複数の半
導体チップが支持基板上に形成された半導体装置であっ
て、半導体チップのうち少なくとも１つは、一方の入出
力端子および他方の入出力端子と、一方の入出力端子に
接続される一方の静電破壊対策用回路と、一方の入出力
端子と一方の静電破壊対策用回路との間に接続され、他
方の入出力端子によりオンオフ制御されるスイッチ手段
とを備える。
導体チップが支持基板上に形成された半導体装置であっ
て、半導体チップのうち少なくとも１つは、一方の入出
力端子および他方の入出力端子と、一方の入出力端子に
接続される一方の静電破壊対策用回路と、一方の入出力
端子と一方の静電破壊対策用回路との間に接続され、他
方の入出力端子によりオンオフ制御されるスイッチ手段
とを備える。
【００２２】請求項６では、上記のように構成すること
により、他方の入出力端子によりオンオフ制御されるス
イッチ手段を用いて、静電破壊対策が必要な半導体チッ
プの製造工程では静電破壊対策用回路をオンし、静電破
壊対策が必要でなくなるチップ完成後のチップ間接続工
程終了後では静電破壊対策用回路をオフに切り換えるこ
とができる。これにより、チップ間接続工程終了後では
静電破壊対策用回路の寄生容量を削除することができ、
その結果、信号伝達速度を向上することができる。
により、他方の入出力端子によりオンオフ制御されるス
イッチ手段を用いて、静電破壊対策が必要な半導体チッ
プの製造工程では静電破壊対策用回路をオンし、静電破
壊対策が必要でなくなるチップ完成後のチップ間接続工
程終了後では静電破壊対策用回路をオフに切り換えるこ
とができる。これにより、チップ間接続工程終了後では
静電破壊対策用回路の寄生容量を削除することができ、
その結果、信号伝達速度を向上することができる。
【００２３】請求項７における半導体装置は、請求項６
の構成において、スイッチ手段は、半導体チップの製造
工程中には、他方の入出力端子に電圧を印加しないこと
によりオン状態に設定され、半導体チップ製造後のチッ
プ間接続工程完了後には、他方の入出力端子に所定の電
圧を印加することによりオフ状態に設定される。
の構成において、スイッチ手段は、半導体チップの製造
工程中には、他方の入出力端子に電圧を印加しないこと
によりオン状態に設定され、半導体チップ製造後のチッ
プ間接続工程完了後には、他方の入出力端子に所定の電
圧を印加することによりオフ状態に設定される。
【００２４】請求項７では、上記のように他方の入出力
端子に印加する電圧を切り換えることによって、半導体
チップの製造工程中とチップ間接続工程完了後とでスイ
ッチ手段のオンオフを切り換えることができる。
端子に印加する電圧を切り換えることによって、半導体
チップの製造工程中とチップ間接続工程完了後とでスイ
ッチ手段のオンオフを切り換えることができる。
【００２５】請求項８における半導体装置は、請求項６
または７の構成において、一方の静電破壊対策用回路
は、第１および第２トランジスタを含み、スイッチ手段
は、第３トランジスタと、第４トランジスタとを含む。
第３トランジスタは、第１トランジスタと一方の入出力
端子との間に接続され、他方の入出力端子に電圧が印加
されない時にオン状態になるとともに、他方の入出力端
子に所定の電圧が印加された時にオフ状態になる。第４
トランジスタは、第２トランジスタと一方の入出力端子
との間に接続され、他方の入出力端子に電圧が印加され
ない時にオン状態になるとともに、他方の入出力端子に
所定の電圧が印加された時にオフ状態になる。
または７の構成において、一方の静電破壊対策用回路
は、第１および第２トランジスタを含み、スイッチ手段
は、第３トランジスタと、第４トランジスタとを含む。
第３トランジスタは、第１トランジスタと一方の入出力
端子との間に接続され、他方の入出力端子に電圧が印加
されない時にオン状態になるとともに、他方の入出力端
子に所定の電圧が印加された時にオフ状態になる。第４
トランジスタは、第２トランジスタと一方の入出力端子
との間に接続され、他方の入出力端子に電圧が印加され
ない時にオン状態になるとともに、他方の入出力端子に
所定の電圧が印加された時にオフ状態になる。
【００２６】請求項８では、上記のようにスイッチ手段
を構成することにより、半導体チップの製造工程中に
は、他方の入出力端子に電圧を印加しないことにより第
３および第４トランジスタがオン状態に設定されるの
で、第１および第２トランジスタからなる静電破壊対策
用回路をオン状態にすることができる。また、半導体チ
ップ製造後のチップ間接続工程完了後には、他方の入出
力端子に所定の電圧を印加することにより、第３および
第４トランジスタがオフ状態に設定されるので、第１お
よび第２トランジスタからなる静電破壊対策用回路をオ
フ状態にすることができる。
を構成することにより、半導体チップの製造工程中に
は、他方の入出力端子に電圧を印加しないことにより第
３および第４トランジスタがオン状態に設定されるの
で、第１および第２トランジスタからなる静電破壊対策
用回路をオン状態にすることができる。また、半導体チ
ップ製造後のチップ間接続工程完了後には、他方の入出
力端子に所定の電圧を印加することにより、第３および
第４トランジスタがオフ状態に設定されるので、第１お
よび第２トランジスタからなる静電破壊対策用回路をオ
フ状態にすることができる。
【００２７】請求項９における半導体装置は、請求項６
〜８のいずれかの構成において、他方の入出力端子に
は、他方の静電破壊対策用回路が接続されている。
〜８のいずれかの構成において、他方の入出力端子に
は、他方の静電破壊対策用回路が接続されている。
【００２８】請求項９では、このように構成することに
よって、他方の入出力端子の静電破壊を防止することが
できる。
よって、他方の入出力端子の静電破壊を防止することが
できる。
【００２９】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
態を図面に基づいて説明する。
【００３０】（第１実施形態）図１は、本発明の第１実
施形態による半導体装置（マルチチップモジュール）を
示した概略図であり、図２〜図４は、図１に示した第１
実施形態による半導体装置の構成を説明するための回路
図である。
施形態による半導体装置（マルチチップモジュール）を
示した概略図であり、図２〜図４は、図１に示した第１
実施形態による半導体装置の構成を説明するための回路
図である。
【００３１】図１〜図４を参照して、以下に第１実施形
態による半導体装置について説明する。
態による半導体装置について説明する。
【００３２】まず、図１を参照して、この第１実施形態
による半導体装置（マルチチップモジュール）では、絶
縁基板からなる支持基板３上に、ＤＲＡＭチップ１と、
ロジックチップ２と、他の機能チップ５および６とが設
置されている。なお、ＤＲＡＭチップ１およびロジック
チップ２が、本発明の「半導体チップ」に相当する。
による半導体装置（マルチチップモジュール）では、絶
縁基板からなる支持基板３上に、ＤＲＡＭチップ１と、
ロジックチップ２と、他の機能チップ５および６とが設
置されている。なお、ＤＲＡＭチップ１およびロジック
チップ２が、本発明の「半導体チップ」に相当する。
【００３３】支持基板３の表面の外周には、複数の入出
力端子３ａが所定の間隔を隔てて設けられている。ま
た、ＤＲＡＭチップ１、ロジックチップ２、チップ５お
よび６の上面には、それぞれ、複数の入出力端子１ａ、
１ｂ、１ｃ、２ａ、２ｂ、２ｃ、５ａおよび６ａが設け
られている。
力端子３ａが所定の間隔を隔てて設けられている。ま
た、ＤＲＡＭチップ１、ロジックチップ２、チップ５お
よび６の上面には、それぞれ、複数の入出力端子１ａ、
１ｂ、１ｃ、２ａ、２ｂ、２ｃ、５ａおよび６ａが設け
られている。
【００３４】ここで、入出力端子１ｂおよび２ｂは、支
持基板３と接続するための入出力端子である。また、入
出力端子１ｃおよび２ｃは、チップ完成後のチップ単独
での動作状態を確認するための試験用の入出力端子であ
る。また、入出力端子１ａおよび２ａは、上記した試験
用および基板への接続用以外の入出力端子である。な
お、入出力端子１ｃおよび２ｃは、本発明の「第１入出
力端子」に相当し、入出力端子１ｂおよび２ｂは、本発
明の「第２入出力端子」に相当し、入出力端子１ａおよ
び２ａは、本発明の「第３入出力端子」に相当する。
持基板３と接続するための入出力端子である。また、入
出力端子１ｃおよび２ｃは、チップ完成後のチップ単独
での動作状態を確認するための試験用の入出力端子であ
る。また、入出力端子１ａおよび２ａは、上記した試験
用および基板への接続用以外の入出力端子である。な
お、入出力端子１ｃおよび２ｃは、本発明の「第１入出
力端子」に相当し、入出力端子１ｂおよび２ｂは、本発
明の「第２入出力端子」に相当し、入出力端子１ａおよ
び２ａは、本発明の「第３入出力端子」に相当する。
【００３５】この第１実施形態では、図２に示すよう
に、試験用の入出力端子１ｃおよび２ｃには、静電破壊
防止用トランジスタ２１および２２からなる静電破壊対
策用回路と抵抗２３とが接続されている。また、図４に
示すように、支持基板への接続用の入出力端子１ｂおよ
び２ｂにも、静電破壊防止用トランジスタ２１および２
２からなる静電破壊対策用回路と抵抗２３とが接続され
ている。
に、試験用の入出力端子１ｃおよび２ｃには、静電破壊
防止用トランジスタ２１および２２からなる静電破壊対
策用回路と抵抗２３とが接続されている。また、図４に
示すように、支持基板への接続用の入出力端子１ｂおよ
び２ｂにも、静電破壊防止用トランジスタ２１および２
２からなる静電破壊対策用回路と抵抗２３とが接続され
ている。
【００３６】これに対して、試験用および支持基板接続
用以外の入出力端子１ａおよび２ａには、図３に示すよ
うに、静電破壊防止用トランジスタが接続されておら
ず、抵抗２３のみ接続されている。この第１実施形態で
は、この静電破壊防止用トランジスタが接続されていな
い入出力端子１ａおよび２ａを用いて、ＤＲＡＭチップ
１とロジックチップ２との間を接続している。すなわ
ち、ＤＲＡＭチップ１の入出力端子１ａとロジックチッ
プ２の入出力端子２ａとを、配線７によって接続する。
用以外の入出力端子１ａおよび２ａには、図３に示すよ
うに、静電破壊防止用トランジスタが接続されておら
ず、抵抗２３のみ接続されている。この第１実施形態で
は、この静電破壊防止用トランジスタが接続されていな
い入出力端子１ａおよび２ａを用いて、ＤＲＡＭチップ
１とロジックチップ２との間を接続している。すなわ
ち、ＤＲＡＭチップ１の入出力端子１ａとロジックチッ
プ２の入出力端子２ａとを、配線７によって接続する。
【００３７】なお、ＤＲＡＭチップ１とチップ５とは、
配線１０によって接続されており、ＤＲＡＭチップ１と
チップ６とは、配線１３によって接続されている。ま
た、ＤＲＡＭチップ１の入出力端子１ｂは、配線８によ
って支持基板３の入出力端子３ａと接続されており、ロ
ジックチップ２の入出力端子２ｂは、配線９によって支
持基板３の入出力端子３ａと接続されている。また、チ
ップ６の入出力端子６ｂは、配線１２によって支持基板
３の入出力端子３ａと接続されている。なお、この第１
実施形態における配線は、図１に示すように、２層の配
線である。
配線１０によって接続されており、ＤＲＡＭチップ１と
チップ６とは、配線１３によって接続されている。ま
た、ＤＲＡＭチップ１の入出力端子１ｂは、配線８によ
って支持基板３の入出力端子３ａと接続されており、ロ
ジックチップ２の入出力端子２ｂは、配線９によって支
持基板３の入出力端子３ａと接続されている。また、チ
ップ６の入出力端子６ｂは、配線１２によって支持基板
３の入出力端子３ａと接続されている。なお、この第１
実施形態における配線は、図１に示すように、２層の配
線である。
【００３８】第１実施形態では、上記のように、ＤＲＡ
Ｍチップ１とロジックチップ２との接続を、試験用およ
び支持基板接続用以外の入出力端子１ａおよび２ａによ
り行うことによって、試験用および支持基板接続用の静
電破壊対策用回路の寄生容量を、ＤＲＡＭチップ１とロ
ジックチップ２とのチップ間経路では排除することがで
きる。これに加えて、入出力端子１ａおよび２ａは、静
電破壊対策用回路を含まないので、ＤＲＡＭチップ１と
ロジックチップ２とのチップ間の経路では静電破壊対策
用回路の寄生容量を完全に排除することができる。その
結果、ＤＲＡＭチップ１とロジックチップ２との間の信
号伝達速度を向上させることができる。
Ｍチップ１とロジックチップ２との接続を、試験用およ
び支持基板接続用以外の入出力端子１ａおよび２ａによ
り行うことによって、試験用および支持基板接続用の静
電破壊対策用回路の寄生容量を、ＤＲＡＭチップ１とロ
ジックチップ２とのチップ間経路では排除することがで
きる。これに加えて、入出力端子１ａおよび２ａは、静
電破壊対策用回路を含まないので、ＤＲＡＭチップ１と
ロジックチップ２とのチップ間の経路では静電破壊対策
用回路の寄生容量を完全に排除することができる。その
結果、ＤＲＡＭチップ１とロジックチップ２との間の信
号伝達速度を向上させることができる。
【００３９】なお、静電破壊が起こりやすいのは、試験
時および半導体装置完成後であるので、試験用および支
持基板接続用の入出力端子以外の入出力端子１ａおよび
２ａに静電破壊対策用回路が接続されていなくても、そ
れほど、問題にならない。
時および半導体装置完成後であるので、試験用および支
持基板接続用の入出力端子以外の入出力端子１ａおよび
２ａに静電破壊対策用回路が接続されていなくても、そ
れほど、問題にならない。
【００４０】また、第１実施形態では、上記のように、
入出力端子１ａおよび２ａに静電破壊対策用回路が接続
されていないので、その分、ＤＲＡＭチップ１およびロ
ジックチップ２の面積を削減することができる。これに
より、ＤＲＡＭチップ１およびロジックチップ２の製造
コストも低減することができる。
入出力端子１ａおよび２ａに静電破壊対策用回路が接続
されていないので、その分、ＤＲＡＭチップ１およびロ
ジックチップ２の面積を削減することができる。これに
より、ＤＲＡＭチップ１およびロジックチップ２の製造
コストも低減することができる。
【００４１】（第２実施形態）図５は、本発明の第２実
施形態による半導体装置（マルチチップモジュール）を
示した概略図であり、図６〜図８は、図５に示した第２
実施形態による半導体装置の構成を説明するための回路
図である。
施形態による半導体装置（マルチチップモジュール）を
示した概略図であり、図６〜図８は、図５に示した第２
実施形態による半導体装置の構成を説明するための回路
図である。
【００４２】図５〜図８を参照して、この第２実施形態
では、上記した第１実施形態とは異なり、チップ間の接
続を、小さいゲート電極幅を有する静電破壊防止用トラ
ンジスタからなる静電破壊対策用回路を含む入出力端子
により行う。なお、その他の構成は、第１実施形態とほ
ぼ同様である。
では、上記した第１実施形態とは異なり、チップ間の接
続を、小さいゲート電極幅を有する静電破壊防止用トラ
ンジスタからなる静電破壊対策用回路を含む入出力端子
により行う。なお、その他の構成は、第１実施形態とほ
ぼ同様である。
【００４３】具体的には、この第２実施形態による半導
体装置では、図５に示すように、絶縁基板からなる支持
基板３上に、ＤＲＡＭチップ２１と、ロジックチップ２
２と、他の機能チップ５および６とが設置されている。
そして、ＤＲＡＭチップ２１およびロジックチップ２２
の上面には、それぞれ、複数の入出力端子２１ａ、２１
ｂ、２１ｃ、２２ａ、２２ｂ、および２２ｃが設けられ
ている。
体装置では、図５に示すように、絶縁基板からなる支持
基板３上に、ＤＲＡＭチップ２１と、ロジックチップ２
２と、他の機能チップ５および６とが設置されている。
そして、ＤＲＡＭチップ２１およびロジックチップ２２
の上面には、それぞれ、複数の入出力端子２１ａ、２１
ｂ、２１ｃ、２２ａ、２２ｂ、および２２ｃが設けられ
ている。
【００４４】ここで、入出力端子２１ｂおよび２２ｂ
は、支持基板３と接続するための入出力端子である。ま
た、入出力端子２１ｃおよび２２ｃは、チップ完成後の
チップ単独での動作状態を確認するための試験用の入出
力端子である。また、入出力端子２１ａおよび２２ａ
は、上記した試験用および支持基板接続用以外の入出力
端子である。なお、入出力端子２１ｃおよび２２ｃは、
本発明の「第１入出力端子」に相当し、入出力端子２１
ｂおよび２２ｂは、本発明の「第２入出力端子」に相当
し、入出力端子２１ａおよび２２ａは、本発明の「第３
入出力端子」に相当する。
は、支持基板３と接続するための入出力端子である。ま
た、入出力端子２１ｃおよび２２ｃは、チップ完成後の
チップ単独での動作状態を確認するための試験用の入出
力端子である。また、入出力端子２１ａおよび２２ａ
は、上記した試験用および支持基板接続用以外の入出力
端子である。なお、入出力端子２１ｃおよび２２ｃは、
本発明の「第１入出力端子」に相当し、入出力端子２１
ｂおよび２２ｂは、本発明の「第２入出力端子」に相当
し、入出力端子２１ａおよび２２ａは、本発明の「第３
入出力端子」に相当する。
【００４５】この第２実施形態では、図６に示すよう
に、試験用の入出力端子２１ｃおよび２２ｃに、静電破
壊防止用トランジスタ４１および４２からなる静電破壊
対策用回路と抵抗４３とが接続されている。また、図８
に示すように、支持基板接続用の入出力端子２１ｂおよ
び２２ｂにも、静電破壊防止用トランジスタ４１および
４２からなる静電破壊対策用回路と抵抗４３とが接続さ
れている。
に、試験用の入出力端子２１ｃおよび２２ｃに、静電破
壊防止用トランジスタ４１および４２からなる静電破壊
対策用回路と抵抗４３とが接続されている。また、図８
に示すように、支持基板接続用の入出力端子２１ｂおよ
び２２ｂにも、静電破壊防止用トランジスタ４１および
４２からなる静電破壊対策用回路と抵抗４３とが接続さ
れている。
【００４６】これに対して、試験用および支持基板接続
用以外の入出力端子２１ａおよび２２ａには、図７に示
すように、静電破壊防止用トランジスタ４１および４２
よりも大きさの小さい静電破壊防止用トランジスタ４４
および４５からなる静電破壊対策用回路が接続されてい
る。すなわち、静電破壊防止用トランジスタ４４および
４５を構成するゲート電極の幅は、静電破壊防止用トラ
ンジスタ４１および４２を構成するゲート電極の幅より
も小さくなるように形成されている。
用以外の入出力端子２１ａおよび２２ａには、図７に示
すように、静電破壊防止用トランジスタ４１および４２
よりも大きさの小さい静電破壊防止用トランジスタ４４
および４５からなる静電破壊対策用回路が接続されてい
る。すなわち、静電破壊防止用トランジスタ４４および
４５を構成するゲート電極の幅は、静電破壊防止用トラ
ンジスタ４１および４２を構成するゲート電極の幅より
も小さくなるように形成されている。
【００４７】なお、試験用および支持基板接続用の静電
破壊防止用トランジスタ４１および４２からなる静電破
壊対策用回路は、本発明の「第１および第２静電破壊対
策用回路」に相当する。また、静電破壊防止用トランジ
スタ４４および４５からなる静電破壊対策用回路は、本
発明の「第３静電破壊対策用回路」に相当する。
破壊防止用トランジスタ４１および４２からなる静電破
壊対策用回路は、本発明の「第１および第２静電破壊対
策用回路」に相当する。また、静電破壊防止用トランジ
スタ４４および４５からなる静電破壊対策用回路は、本
発明の「第３静電破壊対策用回路」に相当する。
【００４８】そして、この第２実施形態では、上記した
小さいゲート電極幅を有する静電破壊防止用トランジス
タ４４および４５が接続された入出力端子２１ａおよび
２２ａを用いて、ＤＲＡＭチップ２１とロジックチップ
２２との間を接続している。すなわち、ＤＲＡＭチップ
２１の入出力端子２１ａとロジックチップ２２の入出力
端子２２ａとを、配線７によって接続する。
小さいゲート電極幅を有する静電破壊防止用トランジス
タ４４および４５が接続された入出力端子２１ａおよび
２２ａを用いて、ＤＲＡＭチップ２１とロジックチップ
２２との間を接続している。すなわち、ＤＲＡＭチップ
２１の入出力端子２１ａとロジックチップ２２の入出力
端子２２ａとを、配線７によって接続する。
【００４９】第２実施形態では、上記のように、ＤＲＡ
Ｍチップ２１とロジックチップ２２との接続を、小さい
ゲート電極幅を有する静電破壊防止用トランジスタ４４
および４５を含む入出力端子２１ａおよび２２ａにより
行うことによって、ＤＲＡＭチップ２１とロジックチッ
プ２２とのチップ間経路では静電破壊対策用回路の寄生
容量を小さくすることができる。その結果、チップ間の
信号伝達速度を向上させることができる。
Ｍチップ２１とロジックチップ２２との接続を、小さい
ゲート電極幅を有する静電破壊防止用トランジスタ４４
および４５を含む入出力端子２１ａおよび２２ａにより
行うことによって、ＤＲＡＭチップ２１とロジックチッ
プ２２とのチップ間経路では静電破壊対策用回路の寄生
容量を小さくすることができる。その結果、チップ間の
信号伝達速度を向上させることができる。
【００５０】なお、静電破壊が起こりやすいのは、試験
時および半導体装置完成後であるので、試験用および支
持基板接続用の入出力端子以外の入出力端子２１ａおよ
び２２ａの静電破壊対策用回路を小さくしても、それほ
ど、問題にならない。
時および半導体装置完成後であるので、試験用および支
持基板接続用の入出力端子以外の入出力端子２１ａおよ
び２２ａの静電破壊対策用回路を小さくしても、それほ
ど、問題にならない。
【００５１】また、第２実施形態では、上記のように、
入出力端子２１ａおよび２２ａには、小さいゲート電極
幅を有する静電破壊防止用トランジスタ４４および４５
が接続されているので、その分、ＤＲＡＭチップ２１お
よびロジックチップ２２の面積を削減することができ
る。
入出力端子２１ａおよび２２ａには、小さいゲート電極
幅を有する静電破壊防止用トランジスタ４４および４５
が接続されているので、その分、ＤＲＡＭチップ２１お
よびロジックチップ２２の面積を削減することができ
る。
【００５２】（第３実施形態）図９は、本発明の第３実
施形態による半導体装置（マルチチップモジュール）を
示した概略図であり、図１０〜図１２は、図９に示した
第３実施形態による半導体装置の構成を説明するための
回路図である。
施形態による半導体装置（マルチチップモジュール）を
示した概略図であり、図１０〜図１２は、図９に示した
第３実施形態による半導体装置の構成を説明するための
回路図である。
【００５３】この第３実施形態は、上記した第１および
第２実施形態とは異なり、チップ間の接続を、ダイオー
ドからなる静電破壊対策用回路を含む入出力端子により
行う。なお、その他の構成は、第２実施形態とほぼ同様
である。
第２実施形態とは異なり、チップ間の接続を、ダイオー
ドからなる静電破壊対策用回路を含む入出力端子により
行う。なお、その他の構成は、第２実施形態とほぼ同様
である。
【００５４】具体的には、この第３実施形態による半導
体装置では、図９に示すように、絶縁基板からなる支持
基板３上に、ＤＲＡＭチップ５１と、ロジックチップ５
２と、他の機能チップ５および６とが設置されている。
そして、ＤＲＡＭチップ５１およびロジックチップ５２
の上面には、それぞれ、複数の入出力端子５１ａ、５１
ｂ、５１ｃ、５２ａ、５２ｂ、および５２ｃが設けられ
ている。
体装置では、図９に示すように、絶縁基板からなる支持
基板３上に、ＤＲＡＭチップ５１と、ロジックチップ５
２と、他の機能チップ５および６とが設置されている。
そして、ＤＲＡＭチップ５１およびロジックチップ５２
の上面には、それぞれ、複数の入出力端子５１ａ、５１
ｂ、５１ｃ、５２ａ、５２ｂ、および５２ｃが設けられ
ている。
【００５５】ここで、入出力端子５１ｂおよび５２ｂ
は、支持基板３と接続するための入出力端子である。ま
た、入出力端子５１ｃおよび５２ｃは、チップ完成後の
チップ単独での動作状態を確認するための試験用の入出
力端子である。また、入出力端子５１ａおよび５２ａ
は、上記した試験用および基板への接続用以外の入出力
端子である。なお、入出力端子５１ｃおよび５２ｃは、
本発明の「第１入出力端子」に相当し、入出力端子５１
ｂおよび５２ｂは、本発明の「第２入出力端子」に相当
し、入出力端子５１ａおよび５２ａは、本発明の「第３
入出力端子」に相当する。
は、支持基板３と接続するための入出力端子である。ま
た、入出力端子５１ｃおよび５２ｃは、チップ完成後の
チップ単独での動作状態を確認するための試験用の入出
力端子である。また、入出力端子５１ａおよび５２ａ
は、上記した試験用および基板への接続用以外の入出力
端子である。なお、入出力端子５１ｃおよび５２ｃは、
本発明の「第１入出力端子」に相当し、入出力端子５１
ｂおよび５２ｂは、本発明の「第２入出力端子」に相当
し、入出力端子５１ａおよび５２ａは、本発明の「第３
入出力端子」に相当する。
【００５６】この第３実施形態では、図１０に示すよう
に、試験用の入出力端子５１ｃおよび５２ｃには、静電
破壊防止用トランジスタ６１および６２からなる静電破
壊対策用回路と抵抗６３とが接続されている。また、図
１２に示すように、支持基板接続用の入出力端子５１ｂ
および５２ｂにも、静電破壊防止用トランジスタ６１お
よび６２からなる静電破壊対策用回路と抵抗６３とが接
続されている。
に、試験用の入出力端子５１ｃおよび５２ｃには、静電
破壊防止用トランジスタ６１および６２からなる静電破
壊対策用回路と抵抗６３とが接続されている。また、図
１２に示すように、支持基板接続用の入出力端子５１ｂ
および５２ｂにも、静電破壊防止用トランジスタ６１お
よび６２からなる静電破壊対策用回路と抵抗６３とが接
続されている。
【００５７】これに対して、試験用および支持基板接続
用以外の入出力端子５１ａおよび５２ａには、図１１に
示すように、ダイオード６４からなる静電破壊対策用回
路と抵抗６３とが接続されている。なお、ダイオード６
４からなる静電破壊対策用回路は、静電破壊防止用トラ
ンジスタ６１および６２からなる静電破壊対策用回路に
比べて、素子面積が小さいとともに、寄生容量が小さ
く、かつ、耐性が低い。
用以外の入出力端子５１ａおよび５２ａには、図１１に
示すように、ダイオード６４からなる静電破壊対策用回
路と抵抗６３とが接続されている。なお、ダイオード６
４からなる静電破壊対策用回路は、静電破壊防止用トラ
ンジスタ６１および６２からなる静電破壊対策用回路に
比べて、素子面積が小さいとともに、寄生容量が小さ
く、かつ、耐性が低い。
【００５８】そして、この第３実施形態では、このダイ
オード６４からなる静電破壊対策用回路が接続された入
出力端子５１ａおよび５２ａを用いて、ＤＲＡＭチップ
５１とロジックチップ５２との間を接続している。すな
わち、ＤＲＡＭチップ５１の入出力端子５１ａとロジッ
クチップ５２の入出力端子５２ａとを、配線７によって
接続する。
オード６４からなる静電破壊対策用回路が接続された入
出力端子５１ａおよび５２ａを用いて、ＤＲＡＭチップ
５１とロジックチップ５２との間を接続している。すな
わち、ＤＲＡＭチップ５１の入出力端子５１ａとロジッ
クチップ５２の入出力端子５２ａとを、配線７によって
接続する。
【００５９】第３実施形態では、上記のように、ＤＲＡ
Ｍチップ５１とロジックチップ５２との接続を、寄生容
量の小さいダイオード６４からなる静電破壊対策用回路
を含む入出力端子５１ａおよび５２ａにより行うことに
よって、ＤＲＡＭチップ５１とロジックチップ５２との
チップ間経路では静電破壊対策用回路の寄生容量を小さ
くすることができる。その結果、ＤＲＡＭチップ５１と
ロジックチップ５２との間の信号伝達速度を向上させる
ことができる。
Ｍチップ５１とロジックチップ５２との接続を、寄生容
量の小さいダイオード６４からなる静電破壊対策用回路
を含む入出力端子５１ａおよび５２ａにより行うことに
よって、ＤＲＡＭチップ５１とロジックチップ５２との
チップ間経路では静電破壊対策用回路の寄生容量を小さ
くすることができる。その結果、ＤＲＡＭチップ５１と
ロジックチップ５２との間の信号伝達速度を向上させる
ことができる。
【００６０】なお、静電破壊が起こりやすいのは、試験
時および半導体装置完成後であるので、試験用および支
持基板接続用の入出力端子以外の入出力端子５１ａおよ
び５２ａの静電破壊対策用回路を耐性の低いダイオード
６４により構成しても、それほど、問題にならない。
時および半導体装置完成後であるので、試験用および支
持基板接続用の入出力端子以外の入出力端子５１ａおよ
び５２ａの静電破壊対策用回路を耐性の低いダイオード
６４により構成しても、それほど、問題にならない。
【００６１】また、第３実施形態では、上記のように、
入出力端子５１ａおよび５２ａには、素子面積の小さい
ダイオード６４からなる静電破壊対策用回路が接続され
ているので、その分、ＤＲＡＭチップ５１およびロジッ
クチップ５２の面積を削減することができる。
入出力端子５１ａおよび５２ａには、素子面積の小さい
ダイオード６４からなる静電破壊対策用回路が接続され
ているので、その分、ＤＲＡＭチップ５１およびロジッ
クチップ５２の面積を削減することができる。
【００６２】（第４実施形態）図１３は、本発明の第４
実施形態による半導体装置（マルチチップモジュール）
の構成を説明するための回路図である。
実施形態による半導体装置（マルチチップモジュール）
の構成を説明するための回路図である。
【００６３】この第４実施形態では、上記した第１〜第
３実施形態とは異なり、入出力端子の静電破壊対策用回
路をオンオフするためのスイッチを設けている。
３実施形態とは異なり、入出力端子の静電破壊対策用回
路をオンオフするためのスイッチを設けている。
【００６４】具体的には、この第４実施形態による半導
体装置では、図１３に示すように、入出力端子７１ａ
に、静電破壊防止用トランジスタ７２および７３からな
る静電破壊対策用回路と抵抗７４とが接続されている。
そして、入出力端子７１ａと、静電破壊防止用トランジ
スタ７２および７３からなる静電破壊対策用回路との間
には、静電破壊防止スイッチ７５が接続されている。ま
た、静電破壊防止スイッチ７５には、静電破壊防止スイ
ッチ７５をチップ外部からオンオフ制御するためのスイ
ッチ制御用入出力端子７１ｂが接続されている。
体装置では、図１３に示すように、入出力端子７１ａ
に、静電破壊防止用トランジスタ７２および７３からな
る静電破壊対策用回路と抵抗７４とが接続されている。
そして、入出力端子７１ａと、静電破壊防止用トランジ
スタ７２および７３からなる静電破壊対策用回路との間
には、静電破壊防止スイッチ７５が接続されている。ま
た、静電破壊防止スイッチ７５には、静電破壊防止スイ
ッチ７５をチップ外部からオンオフ制御するためのスイ
ッチ制御用入出力端子７１ｂが接続されている。
【００６５】なお、入出力端子７１ａは、本発明の「一
方の入出力端子」に相当し、スイッチ制御用入出力端子
７１ｂは、本発明の「他方の入出力端子」に相当する。
また、静電破壊防止スイッチ７５は、本発明の「スイッ
チ手段」に相当する。また、静電破壊防止用トランジス
タ７２および７３は、それぞれ、本発明の「第１トラン
ジスタ」および「第２トランジスタ」に相当する。
方の入出力端子」に相当し、スイッチ制御用入出力端子
７１ｂは、本発明の「他方の入出力端子」に相当する。
また、静電破壊防止スイッチ７５は、本発明の「スイッ
チ手段」に相当する。また、静電破壊防止用トランジス
タ７２および７３は、それぞれ、本発明の「第１トラン
ジスタ」および「第２トランジスタ」に相当する。
【００６６】また、静電破壊防止スイッチ７５は、イン
バータ７５ａと、Ｐチャネルトランジスタ７５ｂおよび
Ｎチャネルトランジスタ７５ｃと、Ｐチャネルトランジ
スタ７５ｄおよびＮチャネルトランジスタ７５ｅとを含
む。Ｐチャネルトランジスタ７５ｂおよびＮチャネルト
ランジスタ７５ｃは、各々のソースおよびドレインが互
いに接続されている。また、Ｐチャネルトランジスタ７
５ｄおよびＮチャネルトランジスタ７５ｅは、各々のソ
ースおよびドレインが互いに接続されている。なお、Ｐ
チャネルトランジスタ７５ｂおよび７５ｄが、それぞ
れ、本発明の「第３トランジスタ」および「第４トラン
ジスタ」に相当する。
バータ７５ａと、Ｐチャネルトランジスタ７５ｂおよび
Ｎチャネルトランジスタ７５ｃと、Ｐチャネルトランジ
スタ７５ｄおよびＮチャネルトランジスタ７５ｅとを含
む。Ｐチャネルトランジスタ７５ｂおよびＮチャネルト
ランジスタ７５ｃは、各々のソースおよびドレインが互
いに接続されている。また、Ｐチャネルトランジスタ７
５ｄおよびＮチャネルトランジスタ７５ｅは、各々のソ
ースおよびドレインが互いに接続されている。なお、Ｐ
チャネルトランジスタ７５ｂおよび７５ｄが、それぞ
れ、本発明の「第３トランジスタ」および「第４トラン
ジスタ」に相当する。
【００６７】インバータ７５ａは、スイッチ制御用入出
力端子７１ｂからＮチャネルトランジスタ７５ｃおよび
７５ｅに至る経路に配置されており、スイッチ制御用入
出力端子７１ｂに印加される電圧を反転する。また、Ｐ
チャネルトランジスタ７５ｂおよびＮチャネルトランジ
スタ７５ｃは、静電破壊防止用トランジスタ７２と入出
力端子７１ａとの間に接続されており、Ｐチャネルトラ
ンジスタ７５ｄおよびＮチャネルトランジスタ７５ｅ
は、静電破壊防止用トランジスタ７３と入出力端子７１
ａとの間に接続されている。
力端子７１ｂからＮチャネルトランジスタ７５ｃおよび
７５ｅに至る経路に配置されており、スイッチ制御用入
出力端子７１ｂに印加される電圧を反転する。また、Ｐ
チャネルトランジスタ７５ｂおよびＮチャネルトランジ
スタ７５ｃは、静電破壊防止用トランジスタ７２と入出
力端子７１ａとの間に接続されており、Ｐチャネルトラ
ンジスタ７５ｄおよびＮチャネルトランジスタ７５ｅ
は、静電破壊防止用トランジスタ７３と入出力端子７１
ａとの間に接続されている。
【００６８】また、スイッチ制御用入出力端子７１ｂ
と、静電破壊防止スイッチ７５との間には、静電破壊防
止用トランジスタ８１および８２からなる静電破壊対策
用回路と抵抗８３とが接続されている。この静電破壊対
策用回路は、本発明の「他方の静電破壊対策用回路」に
相当する。
と、静電破壊防止スイッチ７５との間には、静電破壊防
止用トランジスタ８１および８２からなる静電破壊対策
用回路と抵抗８３とが接続されている。この静電破壊対
策用回路は、本発明の「他方の静電破壊対策用回路」に
相当する。
【００６９】この第４実施形態の動作としては、静電破
壊対策が必要であるチップの製造工程中は、スイッチ制
御用入出力端子７１ｂに電圧が印加されない。入出力端
子７１ａに外部から正の過渡電圧が入力されたときは、
Ｐチャネルトランジスタ７５ｂおよびＰチャネルトラン
ジスタ７５ｄがオン状態になる。また、入出力端子７１
ａに外部から負の過渡電圧が入力されたときは、Ｎチャ
ネルトランジスタ７５ｃおよびＮチャネルトランジスタ
７５ｅがオン状態になる。これにより、いずれの場合
も、静電破壊防止用トランジスタ７２および７３からな
る静電破壊対策用回路がオン状態になる。
壊対策が必要であるチップの製造工程中は、スイッチ制
御用入出力端子７１ｂに電圧が印加されない。入出力端
子７１ａに外部から正の過渡電圧が入力されたときは、
Ｐチャネルトランジスタ７５ｂおよびＰチャネルトラン
ジスタ７５ｄがオン状態になる。また、入出力端子７１
ａに外部から負の過渡電圧が入力されたときは、Ｎチャ
ネルトランジスタ７５ｃおよびＮチャネルトランジスタ
７５ｅがオン状態になる。これにより、いずれの場合
も、静電破壊防止用トランジスタ７２および７３からな
る静電破壊対策用回路がオン状態になる。
【００７０】また、半導体チップ製造後のチップ間接続
工程完了後には、スイッチ制御用入出力端子７１ｂに電
源電圧（ＶＤＤ）を印加することにより、Ｐチャネルト
ランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄ
がオフ状態になるとともに、Ｎチャネルトランジスタ７
５ｃおよびＮチャネルトランジスタ７５ｅもオフ状態に
固定される。これにより、静電破壊防止用トランジスタ
７２および７３からなる静電破壊対策用回路がオフ状態
になる。
工程完了後には、スイッチ制御用入出力端子７１ｂに電
源電圧（ＶＤＤ）を印加することにより、Ｐチャネルト
ランジスタ７５ｂおよびＰチャネルトランジスタ７５ｄ
がオフ状態になるとともに、Ｎチャネルトランジスタ７
５ｃおよびＮチャネルトランジスタ７５ｅもオフ状態に
固定される。これにより、静電破壊防止用トランジスタ
７２および７３からなる静電破壊対策用回路がオフ状態
になる。
【００７１】第４実施形態では、上記のように、静電破
壊対策が必要な半導体チップの製造工程中では静電破壊
防止用トランジスタ７２および７３からなる静電破壊対
策用回路をオンにし、静電破壊対策が必要でなくなるチ
ップ完成後のチップ間接続工程終了後では静電破壊対策
用回路をオフに切り換えることができる。これにより、
チップ間接続工程終了後では静電破壊対策用回路の寄生
容量を削除することができ、その結果、信号伝達速度を
向上させることができる。
壊対策が必要な半導体チップの製造工程中では静電破壊
防止用トランジスタ７２および７３からなる静電破壊対
策用回路をオンにし、静電破壊対策が必要でなくなるチ
ップ完成後のチップ間接続工程終了後では静電破壊対策
用回路をオフに切り換えることができる。これにより、
チップ間接続工程終了後では静電破壊対策用回路の寄生
容量を削除することができ、その結果、信号伝達速度を
向上させることができる。
【００７２】また、第４実施形態では、上記のように、
スイッチ制御用入出力端子７１ｂに、静電破壊防止用ト
ランジスタ８１および８２からなる静電破壊対策用回路
が接続されているので、スイッチ制御用入出力端子７１
ｂの静電破壊も有効に防止することができる。
スイッチ制御用入出力端子７１ｂに、静電破壊防止用ト
ランジスタ８１および８２からなる静電破壊対策用回路
が接続されているので、スイッチ制御用入出力端子７１
ｂの静電破壊も有効に防止することができる。
【００７３】図１４は、本発明の第４実施形態の変形例
による半導体装置（マルチチップモジュール）の構成を
説明するための回路図である。図１４を参照して、この
第４実施形態の変形例では、図１３に示した第４実施形
態と同様、静電破壊防止用トランジスタ７６および７７
からなる入出力端子７１ａの静電破壊対策用回路をオン
オフするための静電破壊防止スイッチ７５を設けてい
る。
による半導体装置（マルチチップモジュール）の構成を
説明するための回路図である。図１４を参照して、この
第４実施形態の変形例では、図１３に示した第４実施形
態と同様、静電破壊防止用トランジスタ７６および７７
からなる入出力端子７１ａの静電破壊対策用回路をオン
オフするための静電破壊防止スイッチ７５を設けてい
る。
【００７４】この場合、図１３に示した第４実施形態で
は、静電破壊防止スイッチ７５が４つのトランジスタ７
５ｂ、７５ｃ、７５ｄおよび７５ｅによって構成されて
いるのに対して、図１４に示した第４実施形態の変形例
では、静電破壊防止スイッチ７５を２つのトランジスタ
７５ｂおよび７５ｃによって構成している。これによ
り、寄生容量をさらに低減することができる。
は、静電破壊防止スイッチ７５が４つのトランジスタ７
５ｂ、７５ｃ、７５ｄおよび７５ｅによって構成されて
いるのに対して、図１４に示した第４実施形態の変形例
では、静電破壊防止スイッチ７５を２つのトランジスタ
７５ｂおよび７５ｃによって構成している。これによ
り、寄生容量をさらに低減することができる。
【００７５】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００７６】たとえば、上記第１〜第３実施形態では、
異なる機能を有するチップを同一平面上に配置する場合
への適用例を示しているが、本発明はこれに限らず、異
なる機能を有するチップを上下方向に配置する場合にも
適用可能である。
異なる機能を有するチップを同一平面上に配置する場合
への適用例を示しているが、本発明はこれに限らず、異
なる機能を有するチップを上下方向に配置する場合にも
適用可能である。
【００７７】また、上記第１〜第３実施形態では、チッ
プ完成後の配線数が１層または２層の場合を示したが、
本発明はこれに限らず、３層以上の配線を用いる場合に
適用しても同様の効果を得ることができる。
プ完成後の配線数が１層または２層の場合を示したが、
本発明はこれに限らず、３層以上の配線を用いる場合に
適用しても同様の効果を得ることができる。
【００７８】
【発明の効果】以上のように、本発明によれば、信号の
伝達速度を向上させることができる。また、半導体チッ
プの面積を減少させることができる。
伝達速度を向上させることができる。また、半導体チッ
プの面積を減少させることができる。
【図１】本発明の第１実施形態による半導体装置（マル
チチップモジュール）を示した概略図である。
チチップモジュール）を示した概略図である。
【図２】図１に示した第１実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図３】図１に示した第１実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図４】図１に示した第１実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図５】本発明の第２実施形態による半導体装置（マル
チチップモジュール）を示した概略図である。
チチップモジュール）を示した概略図である。
【図６】図５に示した第２実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図７】図５に示した第２実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図８】図５に示した第２実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図９】本発明の第３実施形態による半導体装置（マル
チチップモジュール）を示した概略図である。
チチップモジュール）を示した概略図である。
【図１０】図９に示した第３実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図１１】図９に示した第３実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図１２】図９に示した第３実施形態による半導体装置
（マルチチップモジュール）の構成を説明するための回
路図である。
（マルチチップモジュール）の構成を説明するための回
路図である。
【図１３】本発明の第４実施形態による半導体装置（マ
ルチチップモジュール）の構成を説明するための回路図
である。
ルチチップモジュール）の構成を説明するための回路図
である。
【図１４】本発明の第４実施形態の変形例による半導体
装置（マルチチップモジュール）の構成を説明するため
の回路図である。
装置（マルチチップモジュール）の構成を説明するため
の回路図である。
【図１５】従来の半導体装置（マルチチップモジュー
ル）を示した概略図である。
ル）を示した概略図である。
【図１６】図１５に示した従来の半導体装置（マルチチ
ップモジュール）における半導体チップの入出力回路の
構成を示した概略図である。
ップモジュール）における半導体チップの入出力回路の
構成を示した概略図である。
１ ＤＲＡＭチップ（半導体チップ） ２ ロジックチップ（半導体チップ） １ａ、２ａ、２１ａ、２２ａ、５１ａ、５２ａ 入出力
端子（第３入出力端子） １ｂ、２ｂ、２１ｂ、２２ｂ、５１ｂ、５２ｂ 入出力
端子（第２入出力端子） １ｃ、２ｃ、２１ｃ、２２ｃ、５１ｃ、５２ｃ 入出力
端子（第１入出力端子） ２１、２２、４１、４２、６１、６２ 静電破壊防止用
トランジスタ ２３、４３、６３ 抵抗 ７１ａ 入出力端子（一方の入出力端子） ７１ｂ スイッチ制御用入出力端子（他方の入出力端
子） ７２、７６ 静電破壊防止用トランジスタ（第１トラン
ジスタ） ７３、７７ 静電破壊防止用トランジスタ（第２トラン
ジスタ） ７５ 静電破壊防止スイッチ（スイッチ手段） ７５ｂ Ｐチャネルトランジスタ（第３トランジスタ） ７５ｄ Ｐチャネルトランジスタ（第４トランジスタ） ８１、８２ 静電破壊防止用トランジスタ
端子（第３入出力端子） １ｂ、２ｂ、２１ｂ、２２ｂ、５１ｂ、５２ｂ 入出力
端子（第２入出力端子） １ｃ、２ｃ、２１ｃ、２２ｃ、５１ｃ、５２ｃ 入出力
端子（第１入出力端子） ２１、２２、４１、４２、６１、６２ 静電破壊防止用
トランジスタ ２３、４３、６３ 抵抗 ７１ａ 入出力端子（一方の入出力端子） ７１ｂ スイッチ制御用入出力端子（他方の入出力端
子） ７２、７６ 静電破壊防止用トランジスタ（第１トラン
ジスタ） ７３、７７ 静電破壊防止用トランジスタ（第２トラン
ジスタ） ７５ 静電破壊防止スイッチ（スイッチ手段） ７５ｂ Ｐチャネルトランジスタ（第３トランジスタ） ７５ｄ Ｐチャネルトランジスタ（第４トランジスタ） ８１、８２ 静電破壊防止用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小椋 功 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 坂井 篤 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F038 BE07 BH02 BH04 BH05 BH07 BH13 CD16 DF05 DT03 DT04 EZ20 5F048 AA02 AB01 AB03 AC03 BB01 BB03 CC06 CC09 CC15 CC18 CC19
Claims (9)
- 【請求項１】 複数の半導体チップが支持基板上に設置
された半導体装置であって、 前記半導体チップのうち少なくとも１つは、 前記半導体チップ単独での動作状態を試験するために用
いられ、第１静電破壊対策用回路を有する第１入出力端
子と、 前記半導体チップを前記支持基板に接続するために用い
られ、第２静電破壊対策用回路を有する第２入出力端子
と、 前記第１入出力端子および前記第２入出力端子以外の第
３入出力端子とを備え、 前記複数の半導体チップ間を接続する際には、前記第３
入出力端子を用いて接続する、半導体装置。 - 【請求項２】 前記第３入出力端子は、静電破壊対策用
回路を含まない、請求項１に記載の半導体装置。 - 【請求項３】 前記第３入出力端子は、第３静電破壊対
策用回路を含み、 前記第３静電破壊対策用回路を構成するトランジスタ
は、前記第１および第２静電破壊対策用回路を構成する
トランジスタよりも小さい、請求項１に記載の半導体装
置。 - 【請求項４】 前記第３静電破壊対策用回路を構成する
トランジスタのゲート幅は、前記第１および第２静電破
壊対策用回路を構成するトランジスタのゲート幅よりも
小さい、請求項３に記載の半導体装置。 - 【請求項５】 前記第３入出力端子は、第３静電破壊対
策用回路を含み、 前記第３静電破壊対策用回路は、ダイオードによって構
成されており、 前記第１および第２静電破壊対策用回路は、トランジス
タによって構成されている、請求項１に記載の半導体装
置。 - 【請求項６】 複数の半導体チップが支持基板上に設置
された半導体装置であって、 前記半導体チップのうち少なくとも１つは、 一方の入出力端子および他方の入出力端子と、 前記一方の入出力端子に接続される一方の静電破壊対策
用回路と、 前記一方の入出力端子と前記一方の静電破壊対策用回路
との間に接続され、前記他方の入出力端子によりオンオ
フ制御されるスイッチ手段とを備えた、半導体装置。 - 【請求項７】 前記スイッチ手段は、前記半導体チップ
の製造工程中には、前記他方の入出力端子に電圧を印加
しないことによりオン状態に設定され、前記半導体チッ
プ製造後のチップ間接続工程完了後には、前記他方の入
出力端子に所定の電圧を印加することによりオフ状態に
設定される、請求項６に記載の半導体装置。 - 【請求項８】 前記一方の静電破壊対策用回路は、第１
および第２トランジスタを含み、 前記スイッチ手段は、 前記第１トランジスタと前記一方の入出力端子との間に
接続され、前記他方の入出力端子に電圧が印加されない
時にオン状態になるとともに、前記他方の入出力端子に
所定の電圧が印加された時にオフ状態になる第３トラン
ジスタと、 前記第２トランジスタと前記一方の入出力端子との間に
接続され、前記他方の入出力端子に電圧が印加されない
時にオン状態になるとともに、前記他方の入出力端子に
所定の電圧が印加された時にオフ状態になる第４トラン
ジスタとを含む、請求項６または７に記載の半導体装
置。 - 【請求項９】 前記他方の入出力端子には、他方の静電
破壊対策用回路が接続されている、請求項６〜８のいず
れか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001038327A JP3711027B2 (ja) | 2000-03-22 | 2001-02-15 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000079232 | 2000-03-22 | ||
| JP2000-79232 | 2000-03-22 | ||
| JP2001038327A JP3711027B2 (ja) | 2000-03-22 | 2001-02-15 | 半導体装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005041578A Division JP3711139B2 (ja) | 2000-03-22 | 2005-02-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339031A true JP2001339031A (ja) | 2001-12-07 |
| JP3711027B2 JP3711027B2 (ja) | 2005-10-26 |
Family
ID=26588014
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001038327A Expired - Fee Related JP3711027B2 (ja) | 2000-03-22 | 2001-02-15 | 半導体装置 |
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|---|---|
| JP (1) | JP3711027B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049586A (ja) * | 2004-08-05 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007173443A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7391634B2 (en) | 2005-02-28 | 2008-06-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having controllable input/output bit architectures |
| JP2010239137A (ja) * | 2010-04-21 | 2010-10-21 | Megic Corp | 高性能サブシステムの設計および組立体 |
-
2001
- 2001-02-15 JP JP2001038327A patent/JP3711027B2/ja not_active Expired - Fee Related
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