JP3590371B2 - マルチフィンガ構造の半導体装置のｅｓｄ保護回路 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、マルチフィンガ構造の半導体装置の静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：以下「ＥＳＤ」と略称する）保護回路に係るもので、詳しくは、マルチフィンガ構造を有した金属酸化膜半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下「ＭＯＳ」と略称する）型トランジスタのためのＥＳＤ保護回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置のＥＳＤ保護回路の特性は、ＥＳＤ保護回路を構成しているＭＯＳトランジスタが、外部から入力されたＥＳＤパルスをどのように外部へ放出し得るかによって異なる。そして、従来の半導体装置のＥＳＤ保護回路は、十分にＥＳＤパルスを放出するために、１つのアクティブ領域に複数のゲートが並列して配置されたマルチフィンガ構造になっている。
【０００３】
この従来のマルチフィンガ構造の半導体装置のＥＳＤ保護回路は、図３に示したように、複数のｎ⁺型のソース領域１０１と、複数のｎ⁺型のドレイン領域１０２との間に、それぞれゲート１０３が配置されたアクティブ領域１００が形成され、該アクティブ領域１００の外側に、バイアス用であるｐ⁺型のアクティブ領域１０５が形成されている。即ち、従来のマルチフィンガ構造の半導体装置のＥＳＤ保護回路は、１つのアクティブ領域１００内に複数のゲート１０３がマルチフィンガの構造に並列して配置され、該ゲート１０３の左右にはソース領域１０１及びドレイン領域１０２が対称的に配置されている。
【０００４】
且つ、図４に示したように、前記ドレイン領域１０２は入出力パッドに接続され、ソース領域１０１及びアクティブ領域１０５は接地電圧端子Ｖｓｓに接続される。また、ゲート１０３は、半導体装置がＥＳＤ保護回路として使用される場合には接地電圧端子Ｖｓｓに接続され、半導体装置がプルダウントランジスタとして使用される場合にはプルダウンインバータの出力に接続される。
【０００５】
そして、入出力パッドを介して電源電圧Ｖｃｃを基準にした陽（＋）のＥＳＤパルスが印加されると、該ＥＳＤパルスはｎ ⁺ 型のソース領域１０１とｎ ⁺ 型のドレイン領域１０２との間の寄生ｎｐｎバイポーラ動作によって放出される。一方、入出力パッドを介して接地電圧Ｖｓｓを基準にした陰（−）のＥＳＤパルスが印加されると、該ＥＳＤパルスはｎ ⁺ 型のドレイン領域１０２とｐ ⁺ 型のアクティブ領域１０５との間の順方向のｎｐダイオード動作によって放出される。
【０００６】
【発明が解決しようとする課題】
然るに、このように構成された従来のマルチフィンガ構造の半導体装置のＥＳＤ保護回路において、入出力パッドを介して電源電圧Ｖｃｃを基準にしたＥＳＤパルスが印加される場合には、一部のドレイン領域１０２とソース領域１０１との間のみで寄生ｎｐｎバイポーラ動作を行い、他のドレイン領域１０２とソース領域１０１との間では寄生ｎｐｎバイポーラ動作を行うことができないので、全てのドレイン領域１０２及びソース領域１０１間で均一に寄生ｎｐｎバイポーラ動作を行うことができず、寄生ｎｐｎバイポーラ動作が局所的に行われる。このような状態はマルチフィンガ構造の半導体装置のトランジスタの数が増加するにつれて一層顕著になるため、ＥＳＤ保護回路は設計どおりにＥＳＤ保護性能を発揮することができないという問題点があった。
【０００７】
また、入出力パッドを介して接地電圧Ｖｓｓを基準にしたＥＳＤパルスが印加される場合には、全てのドレイン領域１０２のｎ ⁺ 型がアクティブ領域１０５のｐ ⁺ 型に対して均一な抵抗を有することができないため、ＥＳＤパルスの放出性能が低下するという問題点があった。本発明は、このような従来の問題に鑑みてなされたもので、全てのドレイン領域１０２及びソース領域１０１間で均一に寄生ｎｐｎバイポーラ動作を行わせてＥＳＤ保護性能を向上させ、ＥＳＤパルスを効果的に放出できるマルチフィンガ構造の半導体装置のＥＳＤ保護回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るマルチフィンガ構造の半導体装置のＥＳＤ保護回路は、半導体基板の上面に分離して並列して形成された複数の第１アクティブ領域と、該複数の第１アクティブ領域の外側に形成されたｐ⁺型の第２アクティブ領域と、を備えて構成し、前記各第１アクティブ領域の上面にそれぞれ２つのゲートを形成し、各第１アクティブ領域の両側部にはｎ ⁺ 型のドレイン領域を形成し、２つのゲート間にはｎ ⁺ 型のソース領域を形成し、前記ドレイン領域を入力パッドに接続すると共に前記２つのゲート及び前記ソース領域並びに前記第２アクティブ領域を接地電圧端子に接続したものである。
【０００９】
また、前記各第１アクティブ領域の間にｎ ⁺ 型の第３アクティブ領域を形成し、該第３アクティブ領域を電源電圧端子に接続したものである。または、前記各第１アクティブ領域の間にｐ ⁺ 型の第３アクティブ領域を形成し、該第３アクティブ領域を接地電圧端子に接続したものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。本発明に係るマルチフィンガ構造の半導体装置のＥＳＤ保護回路は、図１に示したように、半導体基板の上面に複数の第１アクティブ（活性）領域としてのアクティブ領域２００が分離して並列して形成され、各アクティブ領域２００の上面に、２つのゲート２０３、２０４がそれぞれ形成され、前記各アクティブ領域２００の両側部にはｎ ⁺ 型のドレイン領域２０２、２０５がそれぞれ形成される。そして、前記２つのゲート２０３、２０４間にはｎ ⁺ 型のソース領域２０６が形成され、各アクティブ領域２００の間には第３のアクティブ領域としての所定の型（ｎ⁺またはｐ⁺）のアクティブ領域２０１がそれぞれ配置される。さらに、それらアクティブ領域２００、２０１の外側には、警報リングであるｐ⁺型の第２のアクティブ領域としてのアクティブ領域２０７が形成される。
【００１２】
そして、図２に示したように、前記ドレイン領域２０２、２０５は、入出力パッドに接続され、ソース領域２０６は接地電圧端子Ｖｓｓに接続され、２つのゲート２０３、２０４は、接地電圧端子Ｖｓｓ（ＥＳＤ保護回路として使用される場合）またはプルダウンインバータの出力（プルダウントランジスタとして使用される場合）に接続される。
【００１３】
また、各アクティブ領域２００の間にｎ^＋型のアクティブ領域２０１が形成された場合には、該ｎ^＋型のアクティブ領域２０１は電源電圧端子Ｖｃｃに接続され、各アクティブ領域２００の間にｐ^＋型のアクティブ領域２０１が形成された場合には、該ｐ^＋型のアクティブ領域２０１は接地電圧端子Ｖｓｓに接続される。
【００１４】
尚、当然のことであるが、本発明に係るマルチフィンガ構造の半導体装置のＥＳＤ保護回路は、１つ以上のマルチフィンガ構造のＮＭＯＳトランジスタを包含して構成されることを原則とする。以下、このように構成された本発明に係るマルチフィンガ構造の半導体装置のＥＳＤ保護回路の動作を、図面を用いて説明する。
【００１５】
（１）各アクティブ領域２００の間に、ｎ⁺型のアクティブ領域２０１が形成された場合
入出力パッドを介して陽（＋）のＥＳＤパルスが印加されると、該印加されたＥＳＤパルスは、ｎ ⁺ 型のドレイン領域２０２とｎ ⁺ 型のソース領域２０６との間の寄生ｎｐｎバイポーラ動作によって放出されると同時に、ｎ ⁺ 型のドレイン領域２０５とｎ ⁺ 型のアクティブ領域２０１との間の寄生ｎｐｎバイポーラ動作によって放出される。
【００１６】
一方、入出力パッドを介して陰（−）のＥＳＤパルスが印加されると、該印加されたＥＳＤパルスは、ｎ ⁺ 型のドレイン領域２０２とｐ ⁺ 型のアクティブ領域２０７との間のｎｐダイオード動作によって放出される。
（２）各アクティブ領域２００の間に、ｐ⁺型のアクティブ領域２０１が形成された場合
入出力パッドを介して陽（＋）のＥＳＤパルスが印加されると、該印加されたＥＳＤパルスは、ｎ ⁺ 型のドレイン領域２０２とｎ ⁺ 型のソース領域２０６との間の寄生ｎｐｎバイポーラ動作によって放出される。
【００１７】
一方、入出力パッドを介して陰（−）のＥＳＤパルスが印加されると、該印加されたＥＳＤパルスは、ｎ ⁺ 型のドレイン領域２０２とｐ ⁺ 型のアクティブ領域２０７との間のｎｐダイオード動作によって放出されると同時に、ｎ ⁺ 型のドレイン領域２０２とｐ ⁺ 型のアクティブ領域２０１との間の順方向の寄生ｎｐダイオード動作によって放出される。
【００１８】
このように、本発明に係るマルチフィンガ構造の半導体装置のＥＳＤ保護回路は、全てのフィンガが均一に寄生ｎｐｎバイポーラ動作を行い得るように、２つのゲート２０３、２０４を１つのアクティブ領域２００の上面に形成した形態を並列に形成し、且つ、各アクティブ領域２００の間に追加して、電源電圧端子Ｖｃｃまたは接地電圧端子Ｖｓｓに接続されたｎ^＋型またはｐ^＋型のアクティブ領域２０１を形成して構成されることで、従来よりもＥＳＤ保護性能を向上させて、ＥＳＤパルスを効果的に放出することができる。
【００１９】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、半導体基板上に複数並列して形成した第１アクティブ領域の各ドレイン領域とソース領域との間に発生する寄生ｎｐｎバイポーラ動作が均一に行われ、入力パッドを介して印加される陽のＥＳＤパルスを効果的に放出することができる。さらに、入力パッドを介して印加される陰のＥＳＤパルスは、上記第１アクティブ領域のドレイン領域と第２アクティブ領域との間のｎｐダイオード動作によって放出することができる。したがって従来よりも優れたＥＳＤ保護性能を得ることができる。
【００２０】
また、請求項２に係る発明によれば、各第１アクティブ領域の両側部のドレイン領域と各第１アクティブ領域間に形成したｎ ⁺ 型の第３アクティブ領域との間で発生する寄生ｎｐｎバイポーラ動作によって、入力パッドを介して印加される陽のＥＳＤパルスを効果的に放出することができる。したがって、従来よりも優れたＥＳＤ保護性能を得ることができる。
そして、請求項３に係る発明によれば、各第１アクティブ領域の両側部のドレイン領域と各第１アクティブ領域間に形成したｐ ⁺ 型の第３アクティブ領域との間の順方向のｎｐダイオード動作によって、入力パッドを介して印加される陰のＥＳＤパルスを効果的に放出することができる。したがって、従来よりも優れたＥＳＤ保護性能を得ることができる。
【図面の簡単な説明】
【図１】本発明に係るマルチフィンガ構造のＥＳＤ保護回路の実施形態を示した構成図である。
【図２】本発明に係るマルチフィンガ構造のＥＳＤ保護回路の実施形態を示した回路図である。
【図３】従来のマルチフィンガ構造のＥＳＤ保護回路を示した構成図である。
【図４】従来のマルチフィンガ構造のＥＳＤ保護回路を示した回路図である。
【符号の説明】
２００、２０１：アクティブ領域
２０２、２０５：ドレイン領域
２０３、２０４：ゲート
２０６：ソース領域
２０７：アクティブ領域

Claims (3)

1. 半導体基板の上面に分離して並列して形成された複数の第１アクティブ領域と、
   該複数の第１アクティブ領域の外側に形成されたｐ⁺型の第２アクティブ領域と、を備えて構成し、
   前記各第１アクティブ領域の上面にはそれぞれ２つのゲートを形成し、各第１アクティブ領域の両側部にはｎ ⁺ 型のドレイン領域を形成し、２つのゲート間にはｎ ⁺ 型のソース領域を形成し、前記ドレイン領域を入力パッドに接続すると共に前記２つのゲート及び前記ソース領域並びに前記第２アクティブ領域を接地電圧端子に接続したことを特徴とするマルチフィンガ構造の半導体装置のＥＳＤ保護回路。
2. 前記各第１アクティブ領域の間にｎ ⁺ 型の第３アクティブ領域を形成し、該第３アクティブ領域を電源電圧端子に接続したことを特徴とする請求項１記載のマルチフィンガ構造の半導体装置のＥＳＤ保護回路。
3. 前記各第１アクティブ領域の間にｐ ⁺ 型の第３アクティブ領域を形成し、該第３アクティブ領域を接地電圧端子に接続したことを特徴とする請求項１記載のマルチフィンガ構造の半導体装置のＥＳＤ保護回路。

Images