JP2002217305A - マルチフィンガ構造の半導体装置のｅｓｄ保護回路 - Google Patents

マルチフィンガ構造の半導体装置のｅｓｄ保護回路

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Abstract

(57)【要約】 【課題】 全てのゲートフィンガに均一に寄生ｎｐｎバ
イポーラ動作を行わせてＥＳＤ保護性能を向上させ、Ｅ
ＳＤパルスを効果的に放出できるＥＳＤ保護回路を提供
する。 【解決手段】 半導体基板の上面に分離して形成された
複数のアクティブ領域２００と、該アクティブ領域２０
０の上面にそれぞれ形成された２つのゲート２０３、２
０４と、アクティブ領域２００の間に形成されたｎ+型
又はｐ+型のアクティブ領域２０１とにより、マルチフ
ィンガ構造の半導体装置のＥＳＤ保護回路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マルチフィンガ構
造の半導体装置の静電放電（Electrostatic discharg
e：以下「ＥＳＤ」と略称する）保護回路に係るもの
で、詳しくは、マルチフィンガ構造を有した金属酸化膜
半導体（Metal Oxide Semiconductor：以下「ＭＯＳ」
と略称する）型トランジスタのためのＥＳＤ保護回路に
関するものである。
【０００２】
【従来の技術】一般に、半導体装置のＥＳＤ保護回路の
特性は、ＥＳＤ保護回路を構成しているＭＯＳトランジ
スタが、外部から入力されたＥＳＤパルスをどのように
外部へ放出し得るかによって異なる。そして、従来の半
導体装置のＥＳＤ保護回路は、十分にＥＳＤパルスを放
出するために、１つのアクティブ領域に複数のゲートが
連続的に配置されるマルチフィンガ構造になっている。
【０００３】この従来のマルチフィンガ構造の半導体装
置のＥＳＤ保護回路は、図３に示したように、複数のｎ
+型のソース領域１０１と、複数のｎ+型のドレイン領域
１０２との間に、それぞれゲート１０３が配置されたア
クティブ領域１００が形成され、該アクティブ領域１０
０の外側に、バイヤス用であるｐ+型のアクティブ領域
１０５が形成されている。即ち、従来のマルチフィンガ
構造の半導体装置のＥＳＤ保護回路は、１つのアクティ
ブ領域１００内に複数のゲート１０３がマルチフィンガ
の構造に連続的に配置され、該ゲート１０３の左右には
ソース領域１０１及びドレイン領域１０２が対称的に配
置されている。
【０００４】且つ、図４に示したように、前記ドレイン
領域１０２は入出力パッドに接続され、ソース領域１０
１及びアクティブ領域１０５は接地電圧端子Ｖｓｓに接
続される。また、ゲート１０３は、半導体装置がＥＳＤ
保護回路として使用される場合には接地電圧端子Ｖｓｓ
に接続され、半導体装置がプルダウントランジスタとし
て使用される場合にはプルダウンインバータの出力に接
続される。
【０００５】そして、入出力パッドを介して電源電圧Ｖ
ｃｃを基準にした陽（＋）のＥＳＤパルスが印加される
と、該ＥＳＤパルスはソース領域１０１のｎ+接合とド
レイン領域１０２のｎ+接合との間の寄生ｎｐｎバイポ
ーラ動作によって放出される。一方、入出力パッドを介
して接地電圧Ｖｓｓを基準にした陰（−）のＥＳＤパル
スが印加されると、該ＥＳＤパルスはドレイン領域１０
２のｎ+接合とアクティブ領域１０５のｐ+接合との間の
順方向のｎｐダイオード動作によって放出される。
【０００６】
【発明が解決しようとする課題】然るに、このように構
成された従来のマルチフィンガ構造の半導体装置のＥＳ
Ｄ保護回路において、入出力パッドを介して電源電圧Ｖ
ｃｃを基準にしたＥＳＤパルスが印加される場合には、
一部のゲートフィンガのみが寄生ｎｐｎバイポーラ動作
を行い、他のゲートフィンガは寄生ｎｐｎバイポーラ動
作を行うことができないので、全てのゲートフィンガが
均一に寄生ｎｐｎバイポーラ動作を行うことができず、
寄生ｎｐｎバイポーラ動作が局所的に行われる。このよ
うな状態はマルチフィンガ構造の半導体装置のトランジ
スタの数が増加するにつれて一層顕著になるため、ＥＳ
Ｄ保護回路は設計どおりにＥＳＤ保護性能を発揮するこ
とができないという問題点があった。
【０００７】また、入出力パッドを介して接地電圧Ｖｓ
ｓを基準にしたＥＳＤパルスが印加される場合には、全
てのドレイン領域１０２のｎ+接合がアクティブ領域１
０５のｐ+接合に対して均一な抵抗を有することができ
ないため、ＥＳＤパルスの放出性能が低下するという問
題点があった。本発明は、このような従来の問題に鑑み
てなされたもので、全てのゲートフィンガに均一に寄生
ｎｐｎバイポーラ動作を行わせてＥＳＤ保護性能を向上
させ、ＥＳＤパルスを効果的に放出できるマルチフィン
ガ構造の半導体装置のＥＳＤ保護回路を提供することを
目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るマルチフィンガ構造の半導体装置
のＥＳＤ保護回路は、半導体基板と、前記半導体基板の
上面に分離して形成された複数のアクティブ領域と、前
記複数のアクティブ領域の上面にそれぞれ形成された２
つのゲートと、を備えて構成されることとする。
【０００９】また、前記各アクティブ領域の間に、所定
の型のアクティブ領域が追加形成されることとする。そ
して、前記所定の型のアクティブ領域は、電源電圧端子
に接続されるｎ+接合であるか、または、接地電圧端子
に接続されるｐ+接合であることとする。また、前記各
アクティブ領域の両端のｎ+接合には、ドレイン領域が
形成されることとする。
【００１０】さらに、前記各アクティブ領域の２つのゲ
ート間には、ソース領域が形成されることとする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。本発明に係るマルチフィンガ構造
の半導体装置のＥＳＤ保護回路は、図１に示したよう
に、１つのアクティブ（活性）領域２００の上面に、２
つのゲート２０３、２０４がそれぞれ形成され、前記ア
クティブ領域２００の両端のｎ+接合にはドレイン領域
２０２、２０５がそれぞれ形成される。そして、前記２
つのゲート２０３、２０４間のｎ+接合にはソース領域
２０６が形成され、各アクティブ領域２００の間には所
定の型（ｎ+またはｐ+）のアクティブ領域２０１がそれ
ぞれ配置される。さらに、それらアクティブ領域２０
０、２０１の外側には、警報リングであるｐ+型のアク
ティブ領域２０７が形成される。
【００１２】そして、図２に示したように、前記ドレイ
ン領域２０２、２０５は、入出力パッドに接続され、ソ
ース領域２０６は接地電圧端子Ｖｓｓに接続され、２つ
のゲート２０３、２０４は、接地電圧端子Ｖｓｓ（ＥＳ
Ｄ保護回路として使用される場合）またはプルダウンイ
ンバータの出力（プルダウントランジスタとして使用さ
れる場合）に接続される。
【００１３】また、各アクティブ領域２００の間にｎ+
型のアクティブ領域２０１が形成された場合には、該ｎ
+型のアクティブ領域２０１は電源電圧端子Ｖｃｃに接
続され、各アクティブ領域２００の間にｐ+型のアクテ
ィブ領域２０１が形成された場合には、該ｐ+型のアク
ティブ領域２０１は接地電圧端子Ｖｓｓに接続される。
【００１４】尚、当然のことであるが、本発明に係るマ
ルチフィンガ構造の半導体装置のＥＳＤ保護回路は、１
つ以上のＮＭＯＳトランジスタを包含して構成されるこ
とを原則とする。以下、このように構成された本発明に
係るマルチフィンガ構造の半導体装置のＥＳＤ保護回路
の動作を、図面を用いて説明する。
【００１５】（１）各アクティブ領域２００の間に、ｎ
+型のアクティブ領域２０１が形成された場合 入出力パッドを介して陽（＋）のＥＳＤパルスが印加さ
れると、該印加されたＥＳＤパルスは、ドレイン領域２
０２のｎ+接合とソース領域２０６のｎ+接合との間の寄
生ｎｐｎバイポーラ動作によって放出されると同時に、
ドレイン領域２０５とｎ+型のアクティブ領域２０１と
の間の寄生ｎｐｎバイポーラ動作によって放出される。
【００１６】一方、入出力パッドを介して陰（−）のＥ
ＳＤパルスが印加されると、該印加されたＥＳＤパルス
は、ドレイン領域２０２のｎ+接合とアクティブ領域２
０７のｐ+接合との間のｎｐダイオード動作によって放
出される。 （２）各アクティブ領域２００の間に、ｐ+型のアクテ
ィブ領域２０１が形成された場合 入出力パッドを介して陽（＋）のＥＳＤパルスが印加さ
れると、該印加されたＥＳＤパルスは、ドレイン領域２
０２のｎ+接合とソース領域２０６のｎ+接合との間の寄
生ｎｐｎバイポーラ動作によって放出される。
【００１７】一方、入出力パッドを介して陰（−）のＥ
ＳＤパルスが印加されると、該印加されたＥＳＤパルス
は、ドレイン領域２０２のｎ+接合とアクティブ領域２
０７のｐ+接合との間のｎｐダイオード動作によって放
出されると同時に、ドレイン領域２０２とｐ+型のアク
ティブ領域２０１との間の順方向のｎｐダイオード動作
によって放出される。
【００１８】このように、本発明に係るマルチフィンガ
構造の半導体装置のＥＳＤ保護回路は、全てのフィンガ
が均一に寄生ｎｐｎバイポーラ動作を行い得るように、
２つのゲート２０３、２０４を１つのアクティブ領域２
００の上面に形成した形態を並列に形成し、且つ、各ア
クティブ領域２００の間に追加して、電源電圧端子Ｖｃ
ｃまたは接地電圧端子Ｖｓｓに接続されたｎ+型または
ｐ+型のアクティブ領域２０１を形成して構成されるこ
とで、従来よりもＥＳＤ保護性能を向上させて、ＥＳＤ
パルスを効果的に放出することができる。
【００１９】
【発明の効果】以上説明したように、本発明に係るマル
チフィンガ構造の半導体装置のＥＳＤ保護回路は、１つ
のアクティブ領域の上面に２つのゲートを形成したＥＳ
Ｄ保護回路を並列に構成することにより、各ドレイン領
域とソース領域との間に発生される寄生ｎｐｎバイポー
ラ動作を均一に行わせることができるので、従来よりも
優れたＥＳＤ保護性能を得ることができる。
【００２０】また、２つのゲートを有する各アクティブ
領域の間に、ｎ+型またはｐ+型のアクティブ領域を追加
形成することにより、入出力パッドに接続されるドレイ
ン領域のｎ+接合と追加形成されたアクティブ領域のｎ+
接合との間の寄生ｎｐｎバイポーラ動作を利用して、陽
のＥＳＤパルスを効果的に放出することができ、入出力
パッドに接続されるドレイン領域のｎ+接合と追加形成
されたアクティブ領域のｐ+接合との間の寄生ｎｐダイ
オード動作を利用して、陰のＥＳＤパルスを効果的に放
出することができる。
【図面の簡単な説明】
【図１】本発明に係るマルチフィンガ構造のＥＳＤ保護
回路の実施形態を示した構成図である。
【図２】本発明に係るマルチフィンガ構造のＥＳＤ保護
回路の実施形態を示した回路図である。
【図３】従来のマルチフィンガ構造のＥＳＤ保護回路を
示した構成図である。
【図４】従来のマルチフィンガ構造のＥＳＤ保護回路を
示した回路図である。
【符号の説明】
２００、２０１：アクティブ領域 ２０２、２０５：ドレイン領域 ２０３、２０４：ゲート ２０６：ソース領域 ２０７：アクティブ領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH06 BH07 BH13 EZ20 5F048 AA02 AC01 CC07 CC09 CC10 CC11 CC15 CC18

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の上面に分離して形成された複数のアク
    ティブ領域と、 前記複数のアクティブ領域の上面にそれぞれ形成された
    ２つのゲートと、を備えて構成されることを特徴とする
    マルチフィンガ構造の半導体装置のＥＳＤ保護回路。
  2. 【請求項２】 前記各アクティブ領域の間に、所定の型
    のアクティブ領域が追加形成されることを特徴とする請
    求項１記載のマルチフィンガ構造の半導体装置のＥＳＤ
    保護回路。
  3. 【請求項３】 前記所定の型のアクティブ領域は、電源
    電圧端子に接続されるｎ+接合であることを特徴とする
    請求項２記載のマルチフィンガ構造の半導体装置のＥＳ
    Ｄ保護回路。
  4. 【請求項４】 前記所定の型のアクティブ領域は、接地
    電圧端子に接続されるｐ+接合であることを特徴とする
    請求項２記載のマルチフィンガ構造の半導体装置のＥＳ
    Ｄ保護回路。
  5. 【請求項５】 前記各アクティブ領域の両端のｎ+接合
    には、ドレイン領域が形成されることを特徴とする請求
    項１〜４のいずれか１項に記載のマルチフィンガ構造の
    半導体装置のＥＳＤ保護回路。
  6. 【請求項６】 前記各アクティブ領域の２つのゲート間
    には、ソース領域が形成されることを特徴とする請求項
    １〜５のいずれか１項に記載のマルチフィンガ構造の半
    導体装置のＥＳＤ保護回路。
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