JPH05267597A - 入出力保護素子用ｍｏｓトランジスタ - Google Patents
入出力保護素子用ｍｏｓトランジスタInfo
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- JPH05267597A JPH05267597A JP4064455A JP6445592A JPH05267597A JP H05267597 A JPH05267597 A JP H05267597A JP 4064455 A JP4064455 A JP 4064455A JP 6445592 A JP6445592 A JP 6445592A JP H05267597 A JPH05267597 A JP H05267597A
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- mos transistor
- diffusion layer
- input
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】入出力保護素子用のＭＯＳトランジスタのドレ
イン拡散層がＬＤＤ構造を有するとき、ＬＤＤ構造によ
るドレイン電流の低減，それによるドレイン拡散層の接
合破壊を防ぐため、ゲート電極とドレイン拡散層との境
界の長さを実効的に長くする。 【構成】多結晶シリコン膜からなるゲート電極を２つに
分岐し、ゲート電極の間に多結晶シリコン島，およびド
レイン拡散層を形成する。
イン拡散層がＬＤＤ構造を有するとき、ＬＤＤ構造によ
るドレイン電流の低減，それによるドレイン拡散層の接
合破壊を防ぐため、ゲート電極とドレイン拡散層との境
界の長さを実効的に長くする。 【構成】多結晶シリコン膜からなるゲート電極を２つに
分岐し、ゲート電極の間に多結晶シリコン島，およびド
レイン拡散層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、少なくともＭＯＳトラ
ンジスタを含んで構成された半導体装置の入出力保護素
子用ＭＯＳトランジスタに関する。
ンジスタを含んで構成された半導体装置の入出力保護素
子用ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】ＣＭＯＳトランジスタからなる半導体装
置の入出力保護用素子の回路は、図３に示すように、ソ
ース端子とゲート端子とが接地電位に印加されたＮチャ
ネルＭＯＳトランジスタＴ１，およびソース端子とゲー
ト端子とが電源電圧に印加されたＰチャネルＭＯＳトラ
ンジスタＴ２からなり、Ｔ１のドレイン端子とＴ２のド
レイン端子とを接続した接点Ｍに、外部入出力端子と内
部回路の入出力端子とを接続していた。
置の入出力保護用素子の回路は、図３に示すように、ソ
ース端子とゲート端子とが接地電位に印加されたＮチャ
ネルＭＯＳトランジスタＴ１，およびソース端子とゲー
ト端子とが電源電圧に印加されたＰチャネルＭＯＳトラ
ンジスタＴ２からなり、Ｔ１のドレイン端子とＴ２のド
レイン端子とを接続した接点Ｍに、外部入出力端子と内
部回路の入出力端子とを接続していた。
【０００３】この回路を従来の入出力保護用素子により
形成するとき、この入出力保護用素子を構成するＮチャ
ネルＭＯＳトランジスタＴ１の平面図，断面図を図４
（ａ），（ｂ）に示す。
形成するとき、この入出力保護用素子を構成するＮチャ
ネルＭＯＳトランジスタＴ１の平面図，断面図を図４
（ａ），（ｂ）に示す。
【０００４】Ｐ型シリコン基板１の表面において、素子
分離領域にはフィールド酸化膜２が形成され、素子形成
領域にはゲート酸化膜３が形成される。多結晶シリコン
膜からなるゲート電極４は２つに分岐し、分岐したゲー
ト電極に挟まれた側にＮ+ 型ドレイン拡散層７ａが形成
され、ゲート電極４の他の側に２分されたＮ+ 型ソース
拡散層７ｂが形成される。Ｎ+ 型ソース拡散層７ｂの近
くには、フィールド酸化膜２を介して、Ｐ+ 型拡散層８
が形成される。全面には層間絶縁膜９が形成され、層間
絶縁膜９（およびゲート酸化膜３）には拡散層７ａ，７
ｂ，８に達するドレインコンタクト孔１０ａ，ソースコ
ンタクト孔１０ｂ，基板コンタクト孔１１が各々形成さ
れる。ドレインコンタクト孔１０ａを介してドレイン拡
散層７ａと接続する金属配線（図示せず）は、接点Ｍと
接続される。ソースコンタクト孔１０ｂ，基板コンタク
ト孔１１，等を介してソース拡散層７ｂ，シリコン基板
８，およびゲート電極４を接続する金属配線（図示せ
ず）は、接地電位に印加される。入出力保護用素子用の
ＰチャネルＭＯＳトランジスタＴ２も、同様の構造を有
している。
分離領域にはフィールド酸化膜２が形成され、素子形成
領域にはゲート酸化膜３が形成される。多結晶シリコン
膜からなるゲート電極４は２つに分岐し、分岐したゲー
ト電極に挟まれた側にＮ+ 型ドレイン拡散層７ａが形成
され、ゲート電極４の他の側に２分されたＮ+ 型ソース
拡散層７ｂが形成される。Ｎ+ 型ソース拡散層７ｂの近
くには、フィールド酸化膜２を介して、Ｐ+ 型拡散層８
が形成される。全面には層間絶縁膜９が形成され、層間
絶縁膜９（およびゲート酸化膜３）には拡散層７ａ，７
ｂ，８に達するドレインコンタクト孔１０ａ，ソースコ
ンタクト孔１０ｂ，基板コンタクト孔１１が各々形成さ
れる。ドレインコンタクト孔１０ａを介してドレイン拡
散層７ａと接続する金属配線（図示せず）は、接点Ｍと
接続される。ソースコンタクト孔１０ｂ，基板コンタク
ト孔１１，等を介してソース拡散層７ｂ，シリコン基板
８，およびゲート電極４を接続する金属配線（図示せ
ず）は、接地電位に印加される。入出力保護用素子用の
ＰチャネルＭＯＳトランジスタＴ２も、同様の構造を有
している。
【０００５】図４に示したＮチャネルＭＯＳトランジス
タＴ１のドレイン（基板）電流（ＩDS）のドレイン・ソ
ース電圧（ＶDS）依存性を、図５に示す。接点Ｍに印加
される電圧がＢＶDS以上になると、正電荷がＮ+ 型ドレ
イン拡散層７ａからＮ+ 型ソース拡散層７ｂへ流れこ
み、さらにソースコンタクト孔１０ｂ，基板コンタクト
孔１１，およびＰ+ 型拡散層８を介してＰ型シリコン基
板１に流れこむ。このときシリコン基板１は有限の抵抗
値を持つため、この電荷がコンタクト孔１１に流れ着く
までに電位差を生じ、金属配線を介してコンタクト孔１
１に接続したソース拡散層７ｂからシリコン基板１へ負
の電圧を加えることになる。基板電流ＩDSがＩ1 を越
え，ソース拡散層７ｂからシリコン基板１への負の電圧
が大きくなると、この電圧によりソース拡散層７ｂから
負電荷がシリコン基板１に流れこみ，ドレイン拡散層７
ａに向って流れる。この負電荷がドレイン拡散層７ａと
ソース拡散層７ｂとの間にかかる大きな電圧によって加
速され、中性のシリコン原子と衝突して新たな正電荷と
新たな負電荷とを生じる。新たに生じた正電荷はＮ+ 型
ソース拡散層７ｂからＮ+ 型ソース拡散層７ｂへ流れこ
み、ソース拡散層７ｂとシリコン基板１との負電圧をさ
らに大きくする。これにより、さらに多くの負電荷がソ
ース拡散層７ｂからシリコン基板１へ流れこむ。こうし
た相乗効果により、非常に大きな電流がトランジスタＴ
１を通して接点Ｍからシリコン基板１へ流れこむ。
タＴ１のドレイン（基板）電流（ＩDS）のドレイン・ソ
ース電圧（ＶDS）依存性を、図５に示す。接点Ｍに印加
される電圧がＢＶDS以上になると、正電荷がＮ+ 型ドレ
イン拡散層７ａからＮ+ 型ソース拡散層７ｂへ流れこ
み、さらにソースコンタクト孔１０ｂ，基板コンタクト
孔１１，およびＰ+ 型拡散層８を介してＰ型シリコン基
板１に流れこむ。このときシリコン基板１は有限の抵抗
値を持つため、この電荷がコンタクト孔１１に流れ着く
までに電位差を生じ、金属配線を介してコンタクト孔１
１に接続したソース拡散層７ｂからシリコン基板１へ負
の電圧を加えることになる。基板電流ＩDSがＩ1 を越
え，ソース拡散層７ｂからシリコン基板１への負の電圧
が大きくなると、この電圧によりソース拡散層７ｂから
負電荷がシリコン基板１に流れこみ，ドレイン拡散層７
ａに向って流れる。この負電荷がドレイン拡散層７ａと
ソース拡散層７ｂとの間にかかる大きな電圧によって加
速され、中性のシリコン原子と衝突して新たな正電荷と
新たな負電荷とを生じる。新たに生じた正電荷はＮ+ 型
ソース拡散層７ｂからＮ+ 型ソース拡散層７ｂへ流れこ
み、ソース拡散層７ｂとシリコン基板１との負電圧をさ
らに大きくする。これにより、さらに多くの負電荷がソ
ース拡散層７ｂからシリコン基板１へ流れこむ。こうし
た相乗効果により、非常に大きな電流がトランジスタＴ
１を通して接点Ｍからシリコン基板１へ流れこむ。
【０００６】大きな電圧がかかったとき大きな電流が流
れるこの現象を利用した入出力保護用素子を設けて、す
なわちこの入出力保護用素子により電圧を消費し、大き
な電圧から内部回路を守ることができる。また、接地配
線と接点Ｍとの間に大きな負の電圧が印加されるときに
は、ＮチャネルＭＯＳトランジスタＴ１のＮ+ 型ドレイ
ン拡散層７ａからＰ型シリコン基板１へ順方向電流が流
れることにより、内部回路を保護する。
れるこの現象を利用した入出力保護用素子を設けて、す
なわちこの入出力保護用素子により電圧を消費し、大き
な電圧から内部回路を守ることができる。また、接地配
線と接点Ｍとの間に大きな負の電圧が印加されるときに
は、ＮチャネルＭＯＳトランジスタＴ１のＮ+ 型ドレイ
ン拡散層７ａからＰ型シリコン基板１へ順方向電流が流
れることにより、内部回路を保護する。
【０００７】また、電源配線と接点Ｍとの間において
も、ＰチャネルＭＯＳトランジスタＴ２が同様の働きを
する。
も、ＰチャネルＭＯＳトランジスタＴ２が同様の働きを
する。
【０００８】
【発明が解決しようとする課題】最近は、ＭＯＳトラン
ジスタの微細化に伴ない、ホットキャリア対策のために
ＬＤＤ構造を採用するようになった。ＬＤＤ構造は、ホ
ットキャリアの発生を抑えるという有益な効果をもたら
す。しかしながら、入出力保護素子用ＭＯＳトランジス
タにもこの構造の拡散層が形成されると、以下の問題が
生じる。例えばＮ+ ドレイン拡散層の場合、図５におけ
るＢＶDS以上の電圧が印加されても、Ｎ+ドレイン拡散
層からＰ型シリコン基板へ正電荷が基板電流となる効果
をＬＤＤが阻害し、基板電流がＩ1 になる前にＮ+ ドレ
イン拡散層とＰ型シリコン基板との間に印加された電圧
によりこの間のＰ−Ｎ接合の破壊が生じ、Ｎ+ ドレイン
拡散層がＰ型シリコン基板と短絡してしまう。
ジスタの微細化に伴ない、ホットキャリア対策のために
ＬＤＤ構造を採用するようになった。ＬＤＤ構造は、ホ
ットキャリアの発生を抑えるという有益な効果をもたら
す。しかしながら、入出力保護素子用ＭＯＳトランジス
タにもこの構造の拡散層が形成されると、以下の問題が
生じる。例えばＮ+ ドレイン拡散層の場合、図５におけ
るＢＶDS以上の電圧が印加されても、Ｎ+ドレイン拡散
層からＰ型シリコン基板へ正電荷が基板電流となる効果
をＬＤＤが阻害し、基板電流がＩ1 になる前にＮ+ ドレ
イン拡散層とＰ型シリコン基板との間に印加された電圧
によりこの間のＰ−Ｎ接合の破壊が生じ、Ｎ+ ドレイン
拡散層がＰ型シリコン基板と短絡してしまう。
【０００９】
【課題を解決するための手段】本発明の入出力保護素子
用ＭＯＳトランジスタの第１の態様は、少なくともＭＯ
Ｓトランジスタを含む半導体装置の入力保護素子用ＭＯ
Ｓトランジスタにおいて、２つに分岐する入出力保護素
子用ＭＯＳトランジスタのゲート電極と、このゲート電
極の間に形成された入出力保護素子用ＭＯＳトランジス
タのドレイン拡散層と、ゲート電極と分離した位置にド
レイン拡散層に囲まれ，ゲート電極と同一の材料により
形成された島状の導電体膜と、を併せて有している。
用ＭＯＳトランジスタの第１の態様は、少なくともＭＯ
Ｓトランジスタを含む半導体装置の入力保護素子用ＭＯ
Ｓトランジスタにおいて、２つに分岐する入出力保護素
子用ＭＯＳトランジスタのゲート電極と、このゲート電
極の間に形成された入出力保護素子用ＭＯＳトランジス
タのドレイン拡散層と、ゲート電極と分離した位置にド
レイン拡散層に囲まれ，ゲート電極と同一の材料により
形成された島状の導電体膜と、を併せて有している。
【００１０】本発明の入出力保護素子用ＭＯＳトランジ
スタの第２の態様は、少なくともＭＯＳトランジスタを
含む半導体装置の入出力保護素子用ＭＯＳトランジスタ
において、入出力保護素子用ＭＯＳトランジスタのゲー
ト電極が格子状に形成されることと、このゲート電極に
囲まれた領域には少なくとも入出力保護素子用ＭＯＳト
ランジスタのドレイン拡散層が形成されていることと、
を併せて特徴とする。
スタの第２の態様は、少なくともＭＯＳトランジスタを
含む半導体装置の入出力保護素子用ＭＯＳトランジスタ
において、入出力保護素子用ＭＯＳトランジスタのゲー
ト電極が格子状に形成されることと、このゲート電極に
囲まれた領域には少なくとも入出力保護素子用ＭＯＳト
ランジスタのドレイン拡散層が形成されていることと、
を併せて特徴とする。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）は本発明の第１の実施例の入出
力保護用素子を構成するＮチャネルＭＯＳトランジスタ
Ｔ１の平面図であり、図１（ｂ）は図１（ａ）のＡＡ線
における断面図である。本実施例のＣＭＯＳトランジス
タからなる半導体装置の入出力保護用素子の回路図は、
従来と同様に、図３に示す構成となっている。
力保護用素子を構成するＮチャネルＭＯＳトランジスタ
Ｔ１の平面図であり、図１（ｂ）は図１（ａ）のＡＡ線
における断面図である。本実施例のＣＭＯＳトランジス
タからなる半導体装置の入出力保護用素子の回路図は、
従来と同様に、図３に示す構成となっている。
【００１３】Ｐ型シリコン基板１の表面において、素子
分離領域にはフィールド酸化膜２が形成され、素子形成
領域にはゲート酸化膜３が形成される。多結晶シリコン
膜からなるゲート電極４ａ，および多結晶シリコン島１
４は、ゲート酸化膜３を介してＰ型シリコン基板１上に
形成される。ゲート電極４ａ，および多結晶シリコン島
１４の側面には、絶縁膜からなるスペーサ６が形成され
る。ゲート電極は２つに分岐し、この多結晶シリコン島
１４は分岐したゲート電極４ａに挟まれた位置に形成さ
れる。分岐したゲート電極４ａに挟まれた側のＰ型シリ
コン基板１の表面には、ゲート電極４ａ，および多結晶
シリコン島１４に対して自己整合的に（Ｎ- 型拡散層
５，Ｎ+ 型ドレイン拡散層１７ａからなる）ＬＤＤ型の
ドレイン拡散層が形成される。ゲート電極４ａの他の側
のＰ型シリコン基板１の表面には、ゲート電極４ａに対
して自己整合的に２分した（Ｎ- 型拡散層５，Ｎ+ 型ソ
ース拡散層１７ｂからなる）ＬＤＤ構造のソース拡散層
が形成される。本実施例の入出力保護素子用のＮチャネ
ルＭＯＳトランジスタＴ１は、ゲート酸化膜３，ゲート
電極４ａ，多結晶シリコン島１４，スペーサ６，（Ｎ-
型拡散層５，Ｎ+ 型ドレイン拡散層１７ａからなる）Ｌ
ＤＤ型のドレイン拡散層，および（Ｎ- 型拡散層５，Ｎ
+ 型ソース拡散層１７ｂからなる）ＬＤＤ型のソース拡
散層から構成される。
分離領域にはフィールド酸化膜２が形成され、素子形成
領域にはゲート酸化膜３が形成される。多結晶シリコン
膜からなるゲート電極４ａ，および多結晶シリコン島１
４は、ゲート酸化膜３を介してＰ型シリコン基板１上に
形成される。ゲート電極４ａ，および多結晶シリコン島
１４の側面には、絶縁膜からなるスペーサ６が形成され
る。ゲート電極は２つに分岐し、この多結晶シリコン島
１４は分岐したゲート電極４ａに挟まれた位置に形成さ
れる。分岐したゲート電極４ａに挟まれた側のＰ型シリ
コン基板１の表面には、ゲート電極４ａ，および多結晶
シリコン島１４に対して自己整合的に（Ｎ- 型拡散層
５，Ｎ+ 型ドレイン拡散層１７ａからなる）ＬＤＤ型の
ドレイン拡散層が形成される。ゲート電極４ａの他の側
のＰ型シリコン基板１の表面には、ゲート電極４ａに対
して自己整合的に２分した（Ｎ- 型拡散層５，Ｎ+ 型ソ
ース拡散層１７ｂからなる）ＬＤＤ構造のソース拡散層
が形成される。本実施例の入出力保護素子用のＮチャネ
ルＭＯＳトランジスタＴ１は、ゲート酸化膜３，ゲート
電極４ａ，多結晶シリコン島１４，スペーサ６，（Ｎ-
型拡散層５，Ｎ+ 型ドレイン拡散層１７ａからなる）Ｌ
ＤＤ型のドレイン拡散層，および（Ｎ- 型拡散層５，Ｎ
+ 型ソース拡散層１７ｂからなる）ＬＤＤ型のソース拡
散層から構成される。
【００１４】Ｎ+ 型ソース拡散層１７ｂの近くには、フ
ィールド酸化膜２を介して、Ｐ型シリコン基板１の表面
にＰ+ 型拡散層８が形成される。全面には層間絶縁膜９
が形成され、層間絶縁膜９（およびゲート酸化膜３）に
は拡散層１７ａ，１７ｂ，８に達するドレインコンタク
ト孔１０ａ，ソースコンタクト孔１０ｂ，基板コンタク
ト孔１１が各々形成される。ドレインコンタクト孔１０
ａを介してドレイン拡散層１７ａと接続する金属配線
（図示せず）は、接点Ｍと接続される。ソースコンタク
ト孔１０ｂ，基板コンタクト孔１１，等を介してソース
拡散層１７ｂ，シリコン基板８，およびゲート電極４ａ
を接続する金属配線（図示せず）は、接地電位に印加さ
れる。入出力保護素子用のＰチャネルＭＯＳトランジス
タＴ２も、同様の構造を有している。
ィールド酸化膜２を介して、Ｐ型シリコン基板１の表面
にＰ+ 型拡散層８が形成される。全面には層間絶縁膜９
が形成され、層間絶縁膜９（およびゲート酸化膜３）に
は拡散層１７ａ，１７ｂ，８に達するドレインコンタク
ト孔１０ａ，ソースコンタクト孔１０ｂ，基板コンタク
ト孔１１が各々形成される。ドレインコンタクト孔１０
ａを介してドレイン拡散層１７ａと接続する金属配線
（図示せず）は、接点Ｍと接続される。ソースコンタク
ト孔１０ｂ，基板コンタクト孔１１，等を介してソース
拡散層１７ｂ，シリコン基板８，およびゲート電極４ａ
を接続する金属配線（図示せず）は、接地電位に印加さ
れる。入出力保護素子用のＰチャネルＭＯＳトランジス
タＴ２も、同様の構造を有している。
【００１５】多結晶シリコン島１４をゲート電極４ａの
間に設けることにより、例えば１μｍルールで設計した
場合、ゲート電極４ａとドレイン拡散層の境界の距離を
従来の入出力保護素子用のＮチャネルＭＯＳトランジス
タの約１．５倍にすることができる。
間に設けることにより、例えば１μｍルールで設計した
場合、ゲート電極４ａとドレイン拡散層の境界の距離を
従来の入出力保護素子用のＮチャネルＭＯＳトランジス
タの約１．５倍にすることができる。
【００１６】図２（ａ）は本発明の第２の実施例の入出
力保護用素子を構成するＮチャネルＭＯＳトランジスタ
Ｔ１の平面図であり、図２（ｂ）は図２（ａ）のＢＢ線
における断面図である。本実施例のＣＭＯＳトランジス
タからなる半導体装置の入出力保護用素子は、従来と同
様に図３に示す構成となっている。
力保護用素子を構成するＮチャネルＭＯＳトランジスタ
Ｔ１の平面図であり、図２（ｂ）は図２（ａ）のＢＢ線
における断面図である。本実施例のＣＭＯＳトランジス
タからなる半導体装置の入出力保護用素子は、従来と同
様に図３に示す構成となっている。
【００１７】本実施例は第１の実施例と異なり、多結晶
シリコン島がない。さらに、本実施例における多結晶シ
リコン膜からなるゲート電極４ｂは図示したように格子
状をなし、ゲート電極４ｂの側面には絶縁膜からなるス
ペーサ１６が形成され、複数に区分された（Ｎ- 型拡散
層５，Ｎ+ 型ドレイン拡散層２７ａからなる）ＬＤＤ型
のドレイン拡散層はこの形状のゲート電極４ｂに対して
自己整合的に形成されている。その他は第１の実施例と
同様である。
シリコン島がない。さらに、本実施例における多結晶シ
リコン膜からなるゲート電極４ｂは図示したように格子
状をなし、ゲート電極４ｂの側面には絶縁膜からなるス
ペーサ１６が形成され、複数に区分された（Ｎ- 型拡散
層５，Ｎ+ 型ドレイン拡散層２７ａからなる）ＬＤＤ型
のドレイン拡散層はこの形状のゲート電極４ｂに対して
自己整合的に形成されている。その他は第１の実施例と
同様である。
【００１８】本実施例では、上述の形状を有するゲート
電極４ｂを採用することにより、例えば１μｍルールで
設計した場合、ゲート電極４ｂとドレイン拡散層の境界
の距離を従来の入出力保護素子用のＮチャネルＭＯＳト
ランジスタの約１．５倍にすることができる。
電極４ｂを採用することにより、例えば１μｍルールで
設計した場合、ゲート電極４ｂとドレイン拡散層の境界
の距離を従来の入出力保護素子用のＮチャネルＭＯＳト
ランジスタの約１．５倍にすることができる。
【００１９】
【発明の効果】以上説明したように本発明の入出力保護
素子用ＭＯＳトランジスタは、多結晶シリコン膜からな
るゲート電極とドレイン拡散層との境界の長さを従来の
入出力保護素子用ＭＯＳトランジスタのそれより長くす
ることができるため、ドレイン拡散層をＬＤＤ構造にし
ても、基板電流は従来の入出力保護素子用ＭＯＳトラン
ジスタの基板電流以上に大きくなり、ＬＤＤ構造の採用
による接合破壊の発生を抑制することができる。また、
この効果は、入出力保護素子用ＭＯＳトランジスタの面
積の増加（および製造工程）の増加を伴なうことなし
に、得ることができる。
素子用ＭＯＳトランジスタは、多結晶シリコン膜からな
るゲート電極とドレイン拡散層との境界の長さを従来の
入出力保護素子用ＭＯＳトランジスタのそれより長くす
ることができるため、ドレイン拡散層をＬＤＤ構造にし
ても、基板電流は従来の入出力保護素子用ＭＯＳトラン
ジスタの基板電流以上に大きくなり、ＬＤＤ構造の採用
による接合破壊の発生を抑制することができる。また、
この効果は、入出力保護素子用ＭＯＳトランジスタの面
積の増加（および製造工程）の増加を伴なうことなし
に、得ることができる。
【図１】本発明の第１の実施例を説明するための平面
図，および断面図である。
図，および断面図である。
【図２】本発明の第２の実施例を説明するための平面
図，および断面図である。
図，および断面図である。
【図３】ＣＭＯＳトランジスタからなる半導体装置の入
出力保護用素子の回路図である。
出力保護用素子の回路図である。
【図４】従来の入力保護素子用ＭＯＳトランジスタを説
明するための平面図，および断面図である。
明するための平面図，および断面図である。
【図５】図３に示した回路におけるＮチャネルＭＯＳト
ランジスタのドレイン電流のドレイン・ソース電圧依存
性を示すグラフである。
ランジスタのドレイン電流のドレイン・ソース電圧依存
性を示すグラフである。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４，４ａ，４ｂ ゲート電極 ５ Ｎ- 型拡散層 ６，１６ スペーサ ７ａ，１７ａ，２７ａ Ｎ+ 型ドレイン拡散層 ７ｂ，１７ｂ Ｎ+ 型ソース拡散層 ８ Ｐ+ 型拡散層 ９ 層間絶縁膜 １０ａ ドレインコンタクト孔 １０ｂ ソースコンタクト孔 １１ 基板コンタクト孔 １４ 多結晶シリコン島 Ｔ１ ＮチャネルＭＯＳトランジスタ Ｔ２ ＰチャネルＭＯＳトランジスタ Ｍ 接点
Claims (2)
- 【請求項１】 少なくともＭＯＳトランジスタを含む半
導体装置の入出力保護素子用ＭＯＳトランジスタにおい
て、 ２つに分岐する前記入力保護素子用ＭＯＳトランジスタ
のゲート電極と、 分岐した前記ゲート電極の間に形成された前記入力保護
素子用ＭＯＳトランジスタのドレイン拡散層と、 前記ゲート電極と分離した位置に前記ドレイン拡散層に
囲まれ，前記ゲート電極と同一の材料により形成された
島状の導電体膜と、 を併せて有することを特徴とする入出力保護素子用ＭＯ
Ｓトランジスタ。 - 【請求項２】 少なくともＭＯＳトランジスタを含む半
導体装置の入出力保護素子用ＭＯＳトランジスタにおい
て、 前記入力保護素子用ＭＯＳトランジスタのゲート電極が
格子状に形成されることと、 格子状の前記ゲート電極に囲まれた領域には少なくとも
前記入力保護素子用ＭＯＳトランジスタのドレイン拡散
層が形成されていることと、 を併せて特徴とする入出力保護素子用ＭＯＳトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064455A JPH05267597A (ja) | 1992-03-23 | 1992-03-23 | 入出力保護素子用ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064455A JPH05267597A (ja) | 1992-03-23 | 1992-03-23 | 入出力保護素子用ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267597A true JPH05267597A (ja) | 1993-10-15 |
Family
ID=13258739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064455A Withdrawn JPH05267597A (ja) | 1992-03-23 | 1992-03-23 | 入出力保護素子用ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324847A (ja) * | 2001-04-24 | 2002-11-08 | Nec Corp | 半導体装置およびその製造方法 |
| US6815776B2 (en) | 2000-12-30 | 2004-11-09 | Hynix Semiconductor Inc. | Multi-finger type electrostatic discharge protection circuit |
-
1992
- 1992-03-23 JP JP4064455A patent/JPH05267597A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815776B2 (en) | 2000-12-30 | 2004-11-09 | Hynix Semiconductor Inc. | Multi-finger type electrostatic discharge protection circuit |
| JP2002324847A (ja) * | 2001-04-24 | 2002-11-08 | Nec Corp | 半導体装置およびその製造方法 |
| JP4620282B2 (ja) * | 2001-04-24 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
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| A300 | Withdrawal of application because of no request for examination |
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