JPH0555251A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPH0555251A JPH0555251A JP23565691A JP23565691A JPH0555251A JP H0555251 A JPH0555251 A JP H0555251A JP 23565691 A JP23565691 A JP 23565691A JP 23565691 A JP23565691 A JP 23565691A JP H0555251 A JPH0555251 A JP H0555251A
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- JP
- Japan
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- mos transistor
- diffusion layer
- source
- parasitic resistance
- drain
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 電流駆動力を優れたものとし、かつ静電気耐
性を改善して内部回路に、或いは入出力保護回路のそれ
ぞれに用いて好適なＭＯＳトランジスタを得る。 【構成】 ソース・ドレインとしての不純物拡散層２，
３の一方の不純物拡散層（ソース拡散層２）の表面に高
融点金属シリサイド層４を形成する。これにより、一方
の不純物拡散層２における寄生抵抗を低減させ、他方の
不純物拡散層３における寄生抵抗を大きくし、電流駆動
力を優れたものとした上で、入出力保護回路に用いたと
きの静電気耐性を改善する。
性を改善して内部回路に、或いは入出力保護回路のそれ
ぞれに用いて好適なＭＯＳトランジスタを得る。 【構成】 ソース・ドレインとしての不純物拡散層２，
３の一方の不純物拡散層（ソース拡散層２）の表面に高
融点金属シリサイド層４を形成する。これにより、一方
の不純物拡散層２における寄生抵抗を低減させ、他方の
不純物拡散層３における寄生抵抗を大きくし、電流駆動
力を優れたものとした上で、入出力保護回路に用いたと
きの静電気耐性を改善する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタに関
し、特にＭＯＳ型半導体集積回路装置の入出力保護回路
に適したＭＯＳトランジスタの構造に関する。
し、特にＭＯＳ型半導体集積回路装置の入出力保護回路
に適したＭＯＳトランジスタの構造に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは、チャネル長を短
くすると電流駆動能力が増加して高速動作が可能となる
ため、近年ではチャネル長を短くするべく様々な技術的
努力が注がれてきた。その結果、図３に断面構造を示す
ＮチャネルＭＯＳトランジスタが提案されてきている。
同図において、Ｐ型シリコン基板１の表面にＮ型ソース
拡散層２、Ｎ型ドレイン拡散層３、ゲート絶縁膜５、ゲ
ート電極６からなるＮチャネルＭＯＳトランジスタが構
成されており、Ｎ型ソース拡散層２及びＮ型ドレイン拡
散層３の表面全体に高融点金属シリサイド層４が形成さ
れている。
くすると電流駆動能力が増加して高速動作が可能となる
ため、近年ではチャネル長を短くするべく様々な技術的
努力が注がれてきた。その結果、図３に断面構造を示す
ＮチャネルＭＯＳトランジスタが提案されてきている。
同図において、Ｐ型シリコン基板１の表面にＮ型ソース
拡散層２、Ｎ型ドレイン拡散層３、ゲート絶縁膜５、ゲ
ート電極６からなるＮチャネルＭＯＳトランジスタが構
成されており、Ｎ型ソース拡散層２及びＮ型ドレイン拡
散層３の表面全体に高融点金属シリサイド層４が形成さ
れている。
【０００３】即ち、ＭＯＳトランジスタのチャネル長を
短くするときには、ソース・ドレイン間のパンチスルー
を防止する必要があるため、Ｎ型ソース拡散層２及びＮ
型ドレイン拡散層３とＰ型シリコン基板１との接合の深
さを浅くしなければならない。しかしながら、接合の深
さを浅くするとＮ型ソース拡散層２とＮ型ドレイン拡散
層３のシート抵抗が増加し寄生抵抗が増加してしまう。
この様な寄生抵抗の増加を防ぐために高融点金属シリサ
イド層４が用いられている。
短くするときには、ソース・ドレイン間のパンチスルー
を防止する必要があるため、Ｎ型ソース拡散層２及びＮ
型ドレイン拡散層３とＰ型シリコン基板１との接合の深
さを浅くしなければならない。しかしながら、接合の深
さを浅くするとＮ型ソース拡散層２とＮ型ドレイン拡散
層３のシート抵抗が増加し寄生抵抗が増加してしまう。
この様な寄生抵抗の増加を防ぐために高融点金属シリサ
イド層４が用いられている。
【０００４】
【発明が解決しようとする課題】この様な構造のＭＯＳ
トランジスタは、ＭＯＳ型半導体集積回路装置の内部回
路として用いたときには、寄生抵抗が少なく高速動作が
可能であり優れたＭＯＳトランジスタとして利用が可能
である。しかしながら、静電気などから内部回路を保護
する入出力保護回路として用いることには適していな
い。その理由は、入出力保護回路に使用されるＭＯＳト
ランジスタの役割として、内部回路と外部と間の電気信
号の伝達の他に、外部から加わる静電気などによる電荷
をソース・ドレイン間のパンチスルーやＰＮ接合のブレ
ークダウンなどにより電源端子や接地端子に逃がすとい
う役割があるからである。したがって、寄生抵抗が小さ
いＭＯＳトランジスタにより入出力保護回路を構成する
と、外部からの静電気などによる電荷を逃がす際に、Ｍ
ＯＳトランジスタ部に瞬間的に大電流が流れ熱的に破壊
されてしまう可能性が高くなるためである。本発明の目
的は、内部回路に、或いは入出力保護回路のそれぞれに
用いて好適なＭＯＳトランジスタを提供することにあ
る。
トランジスタは、ＭＯＳ型半導体集積回路装置の内部回
路として用いたときには、寄生抵抗が少なく高速動作が
可能であり優れたＭＯＳトランジスタとして利用が可能
である。しかしながら、静電気などから内部回路を保護
する入出力保護回路として用いることには適していな
い。その理由は、入出力保護回路に使用されるＭＯＳト
ランジスタの役割として、内部回路と外部と間の電気信
号の伝達の他に、外部から加わる静電気などによる電荷
をソース・ドレイン間のパンチスルーやＰＮ接合のブレ
ークダウンなどにより電源端子や接地端子に逃がすとい
う役割があるからである。したがって、寄生抵抗が小さ
いＭＯＳトランジスタにより入出力保護回路を構成する
と、外部からの静電気などによる電荷を逃がす際に、Ｍ
ＯＳトランジスタ部に瞬間的に大電流が流れ熱的に破壊
されてしまう可能性が高くなるためである。本発明の目
的は、内部回路に、或いは入出力保護回路のそれぞれに
用いて好適なＭＯＳトランジスタを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタは、ソース・ドレインとしての不純物拡散層の一方
の表面に高融点金属シリサイド層を形成する。又、他方
の不純物拡散層はチャネル部付近の表面にのみ高融点金
属シリサイド層を形成する。
スタは、ソース・ドレインとしての不純物拡散層の一方
の表面に高融点金属シリサイド層を形成する。又、他方
の不純物拡散層はチャネル部付近の表面にのみ高融点金
属シリサイド層を形成する。
【０００６】
【作用】本発明によれば、一方の不純物拡散層における
寄生抵抗を低減させ、他方の不純物拡散層における寄生
抵抗を大きくし、電流駆動力を優れたものとした上で、
入出力保護回路に用いたときの静電気耐性を改善する。
寄生抵抗を低減させ、他方の不純物拡散層における寄生
抵抗を大きくし、電流駆動力を優れたものとした上で、
入出力保護回路に用いたときの静電気耐性を改善する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＭＯＳトランジスタの第１の実施例
の断面図であり、Ｐ型シリコン基板１の表面に形成され
たＮ型ソース拡散層２、Ｎ型ドレイン拡散層３、ゲート
絶縁膜５、ゲート電極６でＮチャネルＭＯＳトランジス
タを構成している。そして、Ｎ型ソース拡散層２の表面
には高融点金属シリサイド層４を形成しているが、Ｎ型
ドレイン拡散層３の表面には高融点金属シリサイド層を
形成してはいない。
る。図１は本発明のＭＯＳトランジスタの第１の実施例
の断面図であり、Ｐ型シリコン基板１の表面に形成され
たＮ型ソース拡散層２、Ｎ型ドレイン拡散層３、ゲート
絶縁膜５、ゲート電極６でＮチャネルＭＯＳトランジス
タを構成している。そして、Ｎ型ソース拡散層２の表面
には高融点金属シリサイド層４を形成しているが、Ｎ型
ドレイン拡散層３の表面には高融点金属シリサイド層を
形成してはいない。
【０００８】この様な構造であるから、このＭＯＳトラ
ンジスタでは、ソース電極の寄生抵抗が小さく、ドレイ
ン電極の寄生抵抗がソース電極にくらべ大きいという特
性となる。したがって、図３に示した従来のＭＯＳトラ
ンジスタと比較すると、ドレイン電極の寄生抵抗が増加
した分だけ電流駆動能力が劣化するが、入出力保護回路
に使用した場合、外部からの静電気などによる電荷を逃
がすときの瞬間的大電流により破壊される可能性が低く
なる。又、高融点金属シリサイド層４を全く形成しない
場合に比べると電流駆動能力は向上する。因みに、チャ
ネル幅50μｍ，チャネル長 0.8μｍ，ソース・ドレイン
間電圧及びゲート電圧５Ｖにおける本発明のＭＯＳトラ
ンジスタのドレイン電流は、図３のＭＯＳトランジスタ
に比較して約５％しか劣化しないが、全く金属シリサイ
ド層を形成しない場合に比べると約10％向上する。これ
は、ソース電極側の寄生抵抗によりソース電極と半導体
基板間に電位差が生じ、その基板バイアス効果でＭＯＳ
トランジスタのしきい値電圧を上昇させるために、ドレ
イン電極側に寄生抵抗を持った場合よりも電流駆動能力
が減少するためである。
ンジスタでは、ソース電極の寄生抵抗が小さく、ドレイ
ン電極の寄生抵抗がソース電極にくらべ大きいという特
性となる。したがって、図３に示した従来のＭＯＳトラ
ンジスタと比較すると、ドレイン電極の寄生抵抗が増加
した分だけ電流駆動能力が劣化するが、入出力保護回路
に使用した場合、外部からの静電気などによる電荷を逃
がすときの瞬間的大電流により破壊される可能性が低く
なる。又、高融点金属シリサイド層４を全く形成しない
場合に比べると電流駆動能力は向上する。因みに、チャ
ネル幅50μｍ，チャネル長 0.8μｍ，ソース・ドレイン
間電圧及びゲート電圧５Ｖにおける本発明のＭＯＳトラ
ンジスタのドレイン電流は、図３のＭＯＳトランジスタ
に比較して約５％しか劣化しないが、全く金属シリサイ
ド層を形成しない場合に比べると約10％向上する。これ
は、ソース電極側の寄生抵抗によりソース電極と半導体
基板間に電位差が生じ、その基板バイアス効果でＭＯＳ
トランジスタのしきい値電圧を上昇させるために、ドレ
イン電極側に寄生抵抗を持った場合よりも電流駆動能力
が減少するためである。
【０００９】次に本発明の第２実施例を図２に示す。
尚、第１実施例と同一部分には同一符号を付してある。
このＭＯＳトランジスタでは、Ｎ型ソース拡散層２の表
面全体と、Ｎ型ドレイン拡散層３のチャネル部付近表面
にそれぞれ高融点金属シリサイド層４を形成している。
尚、第１実施例と同一部分には同一符号を付してある。
このＭＯＳトランジスタでは、Ｎ型ソース拡散層２の表
面全体と、Ｎ型ドレイン拡散層３のチャネル部付近表面
にそれぞれ高融点金属シリサイド層４を形成している。
【００１０】この様な構造であるから、電気的特性や静
電気耐性については略第１実施例と同等の特性を示すこ
とになる。しかし、このＭＯＳトランジスタでは、Ｎ型
ドレイン拡散層３のチャネル部付近の不純物プロファイ
ルを、Ｎ型ソース拡散層２のチャネル部付近の不純物プ
ロファイルと同じになるように形成できる。したがっ
て、ソース・ドレイン拡散層の表面全体に高融点金属シ
リサイド層を形成しているＭＯＳトランジスタを内部回
路に用いている場合には、ドレイン部の寄生抵抗分を除
いた電気特性がこれらＭＯＳトランジスタと同じＭＯＳ
トランジスタを同じ製造方法で形成でき、かつこのＭＯ
Ｓトランジスタを入出力保護回路用のＭＯＳトランジス
タとして用いることができる。これにより、製造方法が
従来方法に比較して複雑になることはない。尚、前記各
実施例ではＮチャネルＭＯＳトランジスタについて説明
したが、ＰチャネルＭＯＳトランジスタについても同様
のことが言える。
電気耐性については略第１実施例と同等の特性を示すこ
とになる。しかし、このＭＯＳトランジスタでは、Ｎ型
ドレイン拡散層３のチャネル部付近の不純物プロファイ
ルを、Ｎ型ソース拡散層２のチャネル部付近の不純物プ
ロファイルと同じになるように形成できる。したがっ
て、ソース・ドレイン拡散層の表面全体に高融点金属シ
リサイド層を形成しているＭＯＳトランジスタを内部回
路に用いている場合には、ドレイン部の寄生抵抗分を除
いた電気特性がこれらＭＯＳトランジスタと同じＭＯＳ
トランジスタを同じ製造方法で形成でき、かつこのＭＯ
Ｓトランジスタを入出力保護回路用のＭＯＳトランジス
タとして用いることができる。これにより、製造方法が
従来方法に比較して複雑になることはない。尚、前記各
実施例ではＮチャネルＭＯＳトランジスタについて説明
したが、ＰチャネルＭＯＳトランジスタについても同様
のことが言える。
【００１１】
【発明の効果】以上説明したように本発明は、ソース・
ドレインとしての不純物拡散層の一方の表面に高融点金
属シリサイド層を形成することで、一方の不純物拡散層
における寄生抵抗を低減させ、他方の不純物拡散層にお
ける寄生抵抗を大きくする。これにより、ＭＯＳトラン
ジスタを内部回路に用いたときには電流駆動力を優れた
ものとした上で、入出力保護回路に用いたときの静電気
耐性を改善する。又、他方の不純物拡散層はチャネル部
付近の表面にのみ高融点金属シリサイド層を形成するこ
とで、ソース・ドレインの各チャネル部付近の不純物プ
ロファイルを同じにでき、内部回路のＭＯＳトランジス
タと同時に製造することを可能とする。
ドレインとしての不純物拡散層の一方の表面に高融点金
属シリサイド層を形成することで、一方の不純物拡散層
における寄生抵抗を低減させ、他方の不純物拡散層にお
ける寄生抵抗を大きくする。これにより、ＭＯＳトラン
ジスタを内部回路に用いたときには電流駆動力を優れた
ものとした上で、入出力保護回路に用いたときの静電気
耐性を改善する。又、他方の不純物拡散層はチャネル部
付近の表面にのみ高融点金属シリサイド層を形成するこ
とで、ソース・ドレインの各チャネル部付近の不純物プ
ロファイルを同じにでき、内部回路のＭＯＳトランジス
タと同時に製造することを可能とする。
【図１】本発明のＭＯＳトランジスタの第１実施例の断
面図である。
面図である。
【図２】本発明のＭＯＳトランジスタの第２実施例の断
面図である。
面図である。
【図３】従来のＭＯＳトランジスタの断面図である。
１ Ｐ型シリコン基板 ２ Ｎ型ソース拡散層 ３ Ｎ型ドレイン拡散層 ４ 高融点金属シリサイド層 ５ ゲート絶縁膜 ６ ゲート電極
Claims (2)
- 【請求項１】 半導体基体の表面上に形成されたゲート
電極と、このゲート電極の両側の前記半導体基体の表面
に形成されたソース・ドレインとしての不純物拡散層と
を有し、これら不純物拡散層の一方の表面に高融点金属
シリサイド層を形成したことを特徴とするＭＯＳトラン
ジスタ。 - 【請求項２】 他方の不純物拡散層はチャネル部付近の
表面にのみ高融点金属シリサイド層を形成してなる請求
項１のＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23565691A JPH0555251A (ja) | 1991-08-23 | 1991-08-23 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23565691A JPH0555251A (ja) | 1991-08-23 | 1991-08-23 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555251A true JPH0555251A (ja) | 1993-03-05 |
Family
ID=16989250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23565691A Pending JPH0555251A (ja) | 1991-08-23 | 1991-08-23 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555251A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386134A (en) * | 1993-11-23 | 1995-01-31 | Vlsi Technology, Inc. | Asymmetric electro-static discharge transistors for increased electro-static discharge hardness |
| WO1995015005A1 (en) * | 1993-11-23 | 1995-06-01 | Vlsi Technology, Inc. | Methods for selective salicidation of source/drain regions of a transistor |
| US5804860A (en) * | 1995-10-31 | 1998-09-08 | Texas Instruments Incorporated | Integrated lateral structure for ESD protection in CMOS/BiCMOS technologies |
| JP2000150869A (ja) * | 1998-11-06 | 2000-05-30 | Seiko Epson Corp | Ｍｏｓトランジスタの製造方法およびｍｏｓトランジスタ |
| WO2001041194A3 (de) * | 1999-11-30 | 2001-12-06 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und verfahren zur herstellung |
| DE10209059A1 (de) * | 2002-03-01 | 2003-09-18 | Advanced Micro Devices Inc | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und ein Verfahren zur Herstellung des Halbleiterelements |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| US6821887B2 (en) | 2002-07-31 | 2004-11-23 | Advanced Micro Devices, Inc. | Method of forming a metal silicide gate in a standard MOS process sequence |
| JP2006080343A (ja) * | 2004-09-10 | 2006-03-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7217657B2 (en) | 2002-02-28 | 2007-05-15 | Advanced Micro Devices, Inc. | Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device |
| US7226859B2 (en) | 2002-02-28 | 2007-06-05 | Advanced Micro Devices, Inc. | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
| JP2007194656A (ja) * | 2007-03-16 | 2007-08-02 | Seiko Epson Corp | Ｍｏｓトランジスタの製造方法およびｍｏｓトランジスタ |
| JP2010225848A (ja) * | 2009-03-24 | 2010-10-07 | Renesas Electronics Corp | 半導体装置 |
-
1991
- 1991-08-23 JP JP23565691A patent/JPH0555251A/ja active Pending
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| US7115464B2 (en) | 2002-03-01 | 2006-10-03 | Advanced Micro Devices, Inc. | Semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device |
| DE10209059B4 (de) * | 2002-03-01 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
| DE10209059A1 (de) * | 2002-03-01 | 2003-09-18 | Advanced Micro Devices Inc | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und ein Verfahren zur Herstellung des Halbleiterelements |
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| US8129784B2 (en) | 2004-09-10 | 2012-03-06 | Renesas Electronics Corporation | Semiconductor device |
| JP2007194656A (ja) * | 2007-03-16 | 2007-08-02 | Seiko Epson Corp | Ｍｏｓトランジスタの製造方法およびｍｏｓトランジスタ |
| JP2010225848A (ja) * | 2009-03-24 | 2010-10-07 | Renesas Electronics Corp | 半導体装置 |
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