JP3257519B2 - 静電保護素子回路、静電保護回路を有する半導体装置 - Google Patents
静電保護素子回路、静電保護回路を有する半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に詳しくは、は静電保護素子回路を含
む半導体装置であって、当該静電保護素子回路に於ける
ＭＯＳトランジスタのウェルの構造に関するものであ
る。
るものであり、特に詳しくは、は静電保護素子回路を含
む半導体装置であって、当該静電保護素子回路に於ける
ＭＯＳトランジスタのウェルの構造に関するものであ
る。
【０００２】
【従来の技術】この種の静電保護素子回路では、半導体
装置内に形成された演算素子回路等を含む内部回路を保
護するために、当該半導体装置内に同時に形成配置され
ているものであり、その構成としては、例えば、Ｎ型Ｍ
ＯＳトランジスタと、Ｐ型ＭＯＳトランジスタを組み合
わせた回路が用いられており、当該静電保護機能は、Ｎ
型ＭＯＳトランジスタのスナップバック特性、及びソー
スまたはドレインと基板間のＰＮ接合特性と、Ｐ型ＭＯ
ＳトランジスタのソースまたはドレインとＮウェル間の
ＰＮ接合特性とを利用することが重要な要素の一つとな
っている。
装置内に形成された演算素子回路等を含む内部回路を保
護するために、当該半導体装置内に同時に形成配置され
ているものであり、その構成としては、例えば、Ｎ型Ｍ
ＯＳトランジスタと、Ｐ型ＭＯＳトランジスタを組み合
わせた回路が用いられており、当該静電保護機能は、Ｎ
型ＭＯＳトランジスタのスナップバック特性、及びソー
スまたはドレインと基板間のＰＮ接合特性と、Ｐ型ＭＯ
ＳトランジスタのソースまたはドレインとＮウェル間の
ＰＮ接合特性とを利用することが重要な要素の一つとな
っている。
【０００３】通常、静電保護素子回路内のＮ型ＭＯＳト
ランジスタは、図６に示すように、内部回路である当該
演算回路素子と同じ構造を持つＮ型ＭＯＳトランジスタ
が採用されている。即ち、Ｐ型半導体基板上１にＰ型ウ
ェル２及びＶｔ調整用Ｐ型不純物領域４が存在し、ゲー
ト酸化膜５、ゲート電極６、ソース及びドレイン７でＮ
型ＭＯＳトランジスタが形成される。
ランジスタは、図６に示すように、内部回路である当該
演算回路素子と同じ構造を持つＮ型ＭＯＳトランジスタ
が採用されている。即ち、Ｐ型半導体基板上１にＰ型ウ
ェル２及びＶｔ調整用Ｐ型不純物領域４が存在し、ゲー
ト酸化膜５、ゲート電極６、ソース及びドレイン７でＮ
型ＭＯＳトランジスタが形成される。
【０００４】また、図７のように、ソース及びドレイン
７の直下にＮ型ウェル１１を形成し、内部回路のＭＯＳ
トランジスタより、スナップバックを起こしやすくする
ことで、静電保護能力を向上させるという手法が採用さ
れている。しかしながら、近年微細化が進むにつれ、素
子のウェル領域に於けるウェル濃度が高くなって来てい
る。
７の直下にＮ型ウェル１１を形成し、内部回路のＭＯＳ
トランジスタより、スナップバックを起こしやすくする
ことで、静電保護能力を向上させるという手法が採用さ
れている。しかしながら、近年微細化が進むにつれ、素
子のウェル領域に於けるウェル濃度が高くなって来てい
る。
【０００５】処で、ウェル領域の濃度が高くなると、Ｐ
Ｎ接合はリークしやすくなり、ＰＮ接合特性を利用した
静電保護能力は向上するが、Ｎ型ＭＯＳトランジスタ
は、ウェル濃度が高くなるとウェルの電位変化が起こり
にくくなり、スナップバック特性を起こしにくくなる。
その結果スナップバック特性を利用した静電保護能力は
低下する。
Ｎ接合はリークしやすくなり、ＰＮ接合特性を利用した
静電保護能力は向上するが、Ｎ型ＭＯＳトランジスタ
は、ウェル濃度が高くなるとウェルの電位変化が起こり
にくくなり、スナップバック特性を起こしにくくなる。
その結果スナップバック特性を利用した静電保護能力は
低下する。
【０００６】一方、特開平０８−３０６８１１号公報で
は、入力保護トランジスタの容量を小さくするために、
保護素子部のウェル濃度を内部回路のウェル濃度より低
くすることを開示している。この技術では、Ｎ型ＭＯＳ
トランジスタのウェル濃度が低いため、例えば、ＥＳＤ
（Electro Static Discharge) 印加により接合リーク電
流が流れた場合、ウェルの電位変化が容易に起こり、ス
ナップバック特性を利用した静電保護能力は増加する。
しかし、ＰＮ接合耐圧は増加するため、ＰＮ接合を使用
した、静電保護能力は低下する。
は、入力保護トランジスタの容量を小さくするために、
保護素子部のウェル濃度を内部回路のウェル濃度より低
くすることを開示している。この技術では、Ｎ型ＭＯＳ
トランジスタのウェル濃度が低いため、例えば、ＥＳＤ
（Electro Static Discharge) 印加により接合リーク電
流が流れた場合、ウェルの電位変化が容易に起こり、ス
ナップバック特性を利用した静電保護能力は増加する。
しかし、ＰＮ接合耐圧は増加するため、ＰＮ接合を使用
した、静電保護能力は低下する。
【０００７】
【発明が解決しようとする課題】上記した従来例である
特開平０８−３０６８１１号公報では、容量を減らすた
めに入力保護トランジスタのソース及びドレイン回りの
ウェル濃度を低くしているので、ソース及びドレインの
空乏層が広がりやすくなり、ＰＮ接合の耐圧が上昇す
る。
特開平０８−３０６８１１号公報では、容量を減らすた
めに入力保護トランジスタのソース及びドレイン回りの
ウェル濃度を低くしているので、ソース及びドレインの
空乏層が広がりやすくなり、ＰＮ接合の耐圧が上昇す
る。
【０００８】一方、ＰＮ接合耐圧が高くなると、ＥＳＤ
が印加されたとき、接合リーク電流が流れにくくなり、
ＰＮ接合を利用した静電保護能力が低下するという問題
がある。また、近年、素子の微細化が進むにつれ、ゲー
ト酸化膜が薄くなっている。Ｎ型ＭＯＳトランジスタで
は、ウェル濃度が低い場合は、ウェルの電位変化が起こ
りやすい。
が印加されたとき、接合リーク電流が流れにくくなり、
ＰＮ接合を利用した静電保護能力が低下するという問題
がある。また、近年、素子の微細化が進むにつれ、ゲー
ト酸化膜が薄くなっている。Ｎ型ＭＯＳトランジスタで
は、ウェル濃度が低い場合は、ウェルの電位変化が起こ
りやすい。
【０００９】従って、スナップバックを起こすのに必要
な接合リーク電流が流れれば、スナップバックを起こし
やすい。しかし、ＰＮ接合耐圧が高い為、スナップバッ
クを起こす前に薄いゲート酸化膜を破壊してしまうとい
う問題もある。また、特開平０８−３０６８１１号公報
では、ウェル濃度が低いため、ラッチアップを起こしや
すいという問題もあった。
な接合リーク電流が流れれば、スナップバックを起こし
やすい。しかし、ＰＮ接合耐圧が高い為、スナップバッ
クを起こす前に薄いゲート酸化膜を破壊してしまうとい
う問題もある。また、特開平０８−３０６８１１号公報
では、ウェル濃度が低いため、ラッチアップを起こしや
すいという問題もあった。
【００１０】従って、本発明の目的は、上記した従来技
術の欠点を改良し、素子の微細化に伴いウェルの濃度が
高くなった場合でも、静電保護能力の高い静電保護素子
回路及び係る静電保護素子回路を使用した半導体装置を
提供することにある。
術の欠点を改良し、素子の微細化に伴いウェルの濃度が
高くなった場合でも、静電保護能力の高い静電保護素子
回路及び係る静電保護素子回路を使用した半導体装置を
提供することにある。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、Ｎ型ＭＯＳトランジスタとＰ型Ｍ
ＯＳトランジスタとから構成されている静電保護素子回
路であって、当該静電保護素子回路に含まれるＮ型ＭＯ
Ｓトランジスタのチャネル形成領域下方部のウェル濃度
が、当該静電保護素子回路以外の回路に含まれるＮ型Ｍ
ＯＳトランジスタに於けるチャネル形成領域下方部のウ
ェル濃度より薄くかつ、当該静電保護素子回路に含まれ
るＮ型ＭＯＳトランジスタのチャネル形成領域下方部以
外のウェル濃度より薄くなるように構成されている静電
保護素子回路であり、又別の態様としては、係る静電保
護素子回路を含む半導体装置である。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、Ｎ型ＭＯＳトランジスタとＰ型Ｍ
ＯＳトランジスタとから構成されている静電保護素子回
路であって、当該静電保護素子回路に含まれるＮ型ＭＯ
Ｓトランジスタのチャネル形成領域下方部のウェル濃度
が、当該静電保護素子回路以外の回路に含まれるＮ型Ｍ
ＯＳトランジスタに於けるチャネル形成領域下方部のウ
ェル濃度より薄くかつ、当該静電保護素子回路に含まれ
るＮ型ＭＯＳトランジスタのチャネル形成領域下方部以
外のウェル濃度より薄くなるように構成されている静電
保護素子回路であり、又別の態様としては、係る静電保
護素子回路を含む半導体装置である。
【００１２】
【発明の実施の形態】本発明に係る当該静電保護素子回
路及び当該静電保護素子回路を使用した半導体装置は、
上記した様な技術構成を採用しているので、静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタのチャネル形
成領域直下のウェル濃度が、静電保護素子以外の回路に
含まれるＮ型ＭＯＳトランジスタのチャネル形成領域直
下のウェル濃度より薄いこと、又、当該静電保護素子回
路に含まれるＰ型ＭＯＳトランジスタのチャネル形成領
域直下のウェル濃度が、静電保護素子以外の回路に含ま
れるＰ型ＭＯＳトランジスタのチャネル形成領域直下の
ウェル濃度以上であることを構成上の特徴としている。
路及び当該静電保護素子回路を使用した半導体装置は、
上記した様な技術構成を採用しているので、静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタのチャネル形
成領域直下のウェル濃度が、静電保護素子以外の回路に
含まれるＮ型ＭＯＳトランジスタのチャネル形成領域直
下のウェル濃度より薄いこと、又、当該静電保護素子回
路に含まれるＰ型ＭＯＳトランジスタのチャネル形成領
域直下のウェル濃度が、静電保護素子以外の回路に含ま
れるＰ型ＭＯＳトランジスタのチャネル形成領域直下の
ウェル濃度以上であることを構成上の特徴としている。
【００１３】そして、本発明に於いては、上記した構成
に基づいて、静電保護素子回路に含まれるＮ型ＭＯＳト
ランジスタのチャネル形成領域直下のウェル濃度を低く
し、またソース及びドレイン直下のウェル濃度を高くす
ることにより、スナップバック特性を起こしやすくする
環境が創設される事になる。従って、Ｎ型ＭＯＳトラン
ジスタの静電保護能力が向上する効果を有する。
に基づいて、静電保護素子回路に含まれるＮ型ＭＯＳト
ランジスタのチャネル形成領域直下のウェル濃度を低く
し、またソース及びドレイン直下のウェル濃度を高くす
ることにより、スナップバック特性を起こしやすくする
環境が創設される事になる。従って、Ｎ型ＭＯＳトラン
ジスタの静電保護能力が向上する効果を有する。
【００１４】また、ＰＮ接合特性を利用するＰ型ＭＯＳ
トランジスタでは、静電保護素子以外の回路に含まれる
Ｐ型ＭＯＳトランジスタのウェル濃度と同じか或いは濃
くすることが、ＰＮ接合耐圧を低く保つ環境の創設に重
要な機能を果たす事になる。従って、Ｐ型ＭＯＳトラン
ジスタの静電保護素子能力を保持できるという効果を有
する。
トランジスタでは、静電保護素子以外の回路に含まれる
Ｐ型ＭＯＳトランジスタのウェル濃度と同じか或いは濃
くすることが、ＰＮ接合耐圧を低く保つ環境の創設に重
要な機能を果たす事になる。従って、Ｐ型ＭＯＳトラン
ジスタの静電保護素子能力を保持できるという効果を有
する。
【００１５】
【実施例】以下に、本発明に係る静電保護素子回路及び
当該静電保護素子回路を使用した半導体装置の一具体例
の構成を図面を参照しながら詳細に説明する。即ち、図
１及び図２は、本発明に係る静電保護素子回路の一具体
例の構成を示す断面図であって、図中、図１に示される
Ｎ型ＭＯＳトランジスタと図２に示されるＰ型ＭＯＳト
ランジスタとから構成されている静電保護素子回路であ
って、当該静電保護素子回路に含まれるＮ型ＭＯＳトラ
ンジスタ２０のチャネル形成領域下方部のウェル領域３
に於けるウェル濃度が、当該静電保護素子回路２０以外
の回路に含まれるＮ型ＭＯＳトランジスタ（図示せず）
に於けるチャネル形成領域下方部のウェル濃度より薄く
なるように構成されている静電保護素子回路がしめされ
ており、又当該Ｎ型ＭＯＳトランジスタ２０に於けるチ
ャネル形成領域下方部３に設けられている当該ウェル
は、Ｐ型の低濃度不純物領域で構成されている事が望ま
しい。
当該静電保護素子回路を使用した半導体装置の一具体例
の構成を図面を参照しながら詳細に説明する。即ち、図
１及び図２は、本発明に係る静電保護素子回路の一具体
例の構成を示す断面図であって、図中、図１に示される
Ｎ型ＭＯＳトランジスタと図２に示されるＰ型ＭＯＳト
ランジスタとから構成されている静電保護素子回路であ
って、当該静電保護素子回路に含まれるＮ型ＭＯＳトラ
ンジスタ２０のチャネル形成領域下方部のウェル領域３
に於けるウェル濃度が、当該静電保護素子回路２０以外
の回路に含まれるＮ型ＭＯＳトランジスタ（図示せず）
に於けるチャネル形成領域下方部のウェル濃度より薄く
なるように構成されている静電保護素子回路がしめされ
ており、又当該Ｎ型ＭＯＳトランジスタ２０に於けるチ
ャネル形成領域下方部３に設けられている当該ウェル
は、Ｐ型の低濃度不純物領域で構成されている事が望ま
しい。
【００１６】一方、当該静電保護素子回路に含まれる当
該Ｐ型ＭＯＳトランジスタ３０のチャネル形成領域下方
部のウェル領域８’のウェル濃度が、当該静電保護素子
回路３０以外の回路に含まれるＰ型ＭＯＳトランジスタ
（図示せず）に於けるチャネル形成領域下方部のウェル
領域に於けるウェル濃度と同等若しくはそれ以上のウェ
ル濃度を有している静電保護素子回路が示されている。
該Ｐ型ＭＯＳトランジスタ３０のチャネル形成領域下方
部のウェル領域８’のウェル濃度が、当該静電保護素子
回路３０以外の回路に含まれるＰ型ＭＯＳトランジスタ
（図示せず）に於けるチャネル形成領域下方部のウェル
領域に於けるウェル濃度と同等若しくはそれ以上のウェ
ル濃度を有している静電保護素子回路が示されている。
【００１７】又、本発明に係る他の具体例に於いては、
図３に示す様に、当該静電保護素子回路に於ける該Ｎ型
ＭＯＳトランジスタ２０のソース領域及びドレイン領域
７の下方部に、当該Ｎ型ＭＯＳトランジスタ２０を構成
しているＰ型ウェルと同等深さを持ったＮ型不純物領域
１１が存在するものである。本発明に係る当該静電保護
素子回路の更に他の具体例としては、図４に示す様に、
当該静電保護素子回路に含まれるＮ型ＭＯＳトランジス
タ２０のチャネル形成領域下方部の低濃度ウェル領域３
の下層部分に、当該低濃度ウェル領域のウェル濃度より
も濃度が高い高濃度ウェル領域１２が形成されているも
のである。
図３に示す様に、当該静電保護素子回路に於ける該Ｎ型
ＭＯＳトランジスタ２０のソース領域及びドレイン領域
７の下方部に、当該Ｎ型ＭＯＳトランジスタ２０を構成
しているＰ型ウェルと同等深さを持ったＮ型不純物領域
１１が存在するものである。本発明に係る当該静電保護
素子回路の更に他の具体例としては、図４に示す様に、
当該静電保護素子回路に含まれるＮ型ＭＯＳトランジス
タ２０のチャネル形成領域下方部の低濃度ウェル領域３
の下層部分に、当該低濃度ウェル領域のウェル濃度より
も濃度が高い高濃度ウェル領域１２が形成されているも
のである。
【００１８】係る高濃度ウェル領域１２は、Ｐ型不純物
領域で構成されている事が望ましい。本発明に係る更に
別の具体例としては、図５に示す様に、当該静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタ２０がＰ型半
導体基板１上にＰ型高濃度不純物領域層１３が形成され
た当該Ｐ型半導体基板１の該Ｐ型高濃度不純物領域層１
３上に形成されていることが特徴である。
領域で構成されている事が望ましい。本発明に係る更に
別の具体例としては、図５に示す様に、当該静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタ２０がＰ型半
導体基板１上にＰ型高濃度不純物領域層１３が形成され
た当該Ｐ型半導体基板１の該Ｐ型高濃度不純物領域層１
３上に形成されていることが特徴である。
【００１９】以下に、本発明に係る静電保護素子回路及
び当該静電保護素子回路を使用した半導体装置に関する
より詳細な具体例を図１乃至図５を参照しながら説明す
る。図１は本発明の静電保護回路部にあるＮ型ＭＯＳト
ランジスタの縦断面図である。Ｐ型半導体基板１上に３
×１０17（atoms/cm3 ）程度のＰ型ウェル２が存在し、
ゲート電極６の直下にはスナップバック特性を向上させ
るためのＰ型ウェルより濃度が低い１×１０16（atoms/
cm3 ）程度の低濃度Ｐ型不純物領域３と低濃度Ｐ型不純
物領域３より濃度が高い５×１０17（atoms/cm3 ）程度
のＶｔ調整用Ｐ型不純物領域４が存在する。
び当該静電保護素子回路を使用した半導体装置に関する
より詳細な具体例を図１乃至図５を参照しながら説明す
る。図１は本発明の静電保護回路部にあるＮ型ＭＯＳト
ランジスタの縦断面図である。Ｐ型半導体基板１上に３
×１０17（atoms/cm3 ）程度のＰ型ウェル２が存在し、
ゲート電極６の直下にはスナップバック特性を向上させ
るためのＰ型ウェルより濃度が低い１×１０16（atoms/
cm3 ）程度の低濃度Ｐ型不純物領域３と低濃度Ｐ型不純
物領域３より濃度が高い５×１０17（atoms/cm3 ）程度
のＶｔ調整用Ｐ型不純物領域４が存在する。
【００２０】さらにゲート酸化膜５、ゲート電極６、及
びソース及びドレイン７が存在し、Ｎ型ＭＯＳトランジ
スタ２０を構成している。本ＭＯＳトランジスタ２０は
ソース及びドレイン７の直下又は、その近傍の下方部分
及び側面に比較的に不純物濃度が高いＰ型ウェル２とＶ
ｔ調整用Ｐ型不純物領域４が存在するため、接合耐圧を
低くすることができる。
びソース及びドレイン７が存在し、Ｎ型ＭＯＳトランジ
スタ２０を構成している。本ＭＯＳトランジスタ２０は
ソース及びドレイン７の直下又は、その近傍の下方部分
及び側面に比較的に不純物濃度が高いＰ型ウェル２とＶ
ｔ調整用Ｐ型不純物領域４が存在するため、接合耐圧を
低くすることができる。
【００２１】従って、ＥＳＤ印加が行われたとき、接合
リーク電流が流れ易い。また、ゲート電極６の直下に低
濃度Ｐ型不純物領域３が存在するため、接合リーク電流
が流れたとき、低濃度Ｐ型不純物領域３の電位変化が起
こりやすい。接合リーク電流が流れ易い及び低濃度Ｐ型
不純物領域３の電位変化が起こりやすいという２つの特
徴により、本発明のＮ型ＭＯＳトランジスタはスナップ
バックに入り易くなっており、静電保護能力が向上する
という効果がある。
リーク電流が流れ易い。また、ゲート電極６の直下に低
濃度Ｐ型不純物領域３が存在するため、接合リーク電流
が流れたとき、低濃度Ｐ型不純物領域３の電位変化が起
こりやすい。接合リーク電流が流れ易い及び低濃度Ｐ型
不純物領域３の電位変化が起こりやすいという２つの特
徴により、本発明のＮ型ＭＯＳトランジスタはスナップ
バックに入り易くなっており、静電保護能力が向上する
という効果がある。
【００２２】図２は本発明の静電保護回路部にあるＰ型
ＭＯＳトランジスタ３０の縦断面図である。Ｐ型半導体
基板１上にＮウェル８、Ｖｔ調整用Ｎ型不純物領域９が
存在し、さらにゲート酸化膜５、ゲート電極６、及びソ
ース及びドレイン１０が存在し、Ｐ型ＭＯＳトランジス
タ３０を構成している。
ＭＯＳトランジスタ３０の縦断面図である。Ｐ型半導体
基板１上にＮウェル８、Ｖｔ調整用Ｎ型不純物領域９が
存在し、さらにゲート酸化膜５、ゲート電極６、及びソ
ース及びドレイン１０が存在し、Ｐ型ＭＯＳトランジス
タ３０を構成している。
【００２３】このＰ型トランジスタ３０の構造は静電保
護回路以外の、例えばＬＳＩ内部にあるＰ型ＭＯＳトラ
ンジスタの構造と同じである。Ｐ型ＭＯＳトランジスタ
３０の場合、ＰＮ接合特性を利用して、静電保護を行っ
ている。従って、静電保護回路部のＰ型ＭＯＳトランジ
スタ３０のウェル濃度は、Ｎ型ウェルの濃度が高いＬＳ
Ｉ内部にあるＰ型ＭＯＳトランジスタと同じ３×１０17
（atoms/cm3 ）程度のウェル濃度にすることで、静電保
護能力を高く保つことができる。
護回路以外の、例えばＬＳＩ内部にあるＰ型ＭＯＳトラ
ンジスタの構造と同じである。Ｐ型ＭＯＳトランジスタ
３０の場合、ＰＮ接合特性を利用して、静電保護を行っ
ている。従って、静電保護回路部のＰ型ＭＯＳトランジ
スタ３０のウェル濃度は、Ｎ型ウェルの濃度が高いＬＳ
Ｉ内部にあるＰ型ＭＯＳトランジスタと同じ３×１０17
（atoms/cm3 ）程度のウェル濃度にすることで、静電保
護能力を高く保つことができる。
【００２４】また、静電保護回路部のＰ型ＭＯＳトラン
ジスタ３０のウェル濃度を、静電保護回路以外のＬＳＩ
内部にあるＰ型ＭＯＳトランジスタＮウェルの濃度より
高く設定しても高い静電保護能力が得られる。次に、本
発明に係る当該静電保護素子回路の第２の具体例につい
て説明する。図３は本発明に係る当該静電保護素子回路
に於ける第２の具体例の静電保護回路部にあるＮ型ＭＯ
Ｓトランジスタ２０の縦断面図である。
ジスタ３０のウェル濃度を、静電保護回路以外のＬＳＩ
内部にあるＰ型ＭＯＳトランジスタＮウェルの濃度より
高く設定しても高い静電保護能力が得られる。次に、本
発明に係る当該静電保護素子回路の第２の具体例につい
て説明する。図３は本発明に係る当該静電保護素子回路
に於ける第２の具体例の静電保護回路部にあるＮ型ＭＯ
Ｓトランジスタ２０の縦断面図である。
【００２５】つまり、本具体例に於いては、Ｐ型半導体
基板１上にＰ型ウェル２が存在し、ゲート電極６の回り
にあるソース及びドレイン７の直下若しくはその近傍の
下方部には３×１０17（atoms/cm3 ）程度のＮウェル１
１が存在する。低濃度Ｐ型不純物領域３、Ｖｔ調整用Ｐ
型不純物領域４、ゲート酸化膜５、ゲート電極６、及び
ソース及びドレイン７は図１の第１の実施形態と同一で
ある。
基板１上にＰ型ウェル２が存在し、ゲート電極６の回り
にあるソース及びドレイン７の直下若しくはその近傍の
下方部には３×１０17（atoms/cm3 ）程度のＮウェル１
１が存在する。低濃度Ｐ型不純物領域３、Ｖｔ調整用Ｐ
型不純物領域４、ゲート酸化膜５、ゲート電極６、及び
ソース及びドレイン７は図１の第１の実施形態と同一で
ある。
【００２６】本具体例に於いては、Ｎウェル１１が存在
するため、ＥＳＤ印加により接合リーク電流が流れたと
き、Ｎウェル直下のＰ型半導体基板１の電位変化を、Ｎ
ウェル１１を通して、ソース及びドレインに伝えること
が可能になる。従って、第２の具体例では、第１の具体
例よりもＮ型ＭＯＳトランジスタはスナップバック特性
に入りやすく、静電保護能力も向上している。
するため、ＥＳＤ印加により接合リーク電流が流れたと
き、Ｎウェル直下のＰ型半導体基板１の電位変化を、Ｎ
ウェル１１を通して、ソース及びドレインに伝えること
が可能になる。従って、第２の具体例では、第１の具体
例よりもＮ型ＭＯＳトランジスタはスナップバック特性
に入りやすく、静電保護能力も向上している。
【００２７】次に、第３の具体例について説明する。図
４は本発明に係る静電保護素子回路の第３の具体例の構
成を示す断面図であり、静電保護回路部にあるＮ型ＭＯ
Ｓトランジスタ２０の縦断面図である。本具体例に於い
ては、Ｐ型半導体基板１上にＰ型ウェル２が存在し、ゲ
ート電極６の回りにあるソース及びドレイン７の直下に
はＮウェル１１が存在する。
４は本発明に係る静電保護素子回路の第３の具体例の構
成を示す断面図であり、静電保護回路部にあるＮ型ＭＯ
Ｓトランジスタ２０の縦断面図である。本具体例に於い
ては、Ｐ型半導体基板１上にＰ型ウェル２が存在し、ゲ
ート電極６の回りにあるソース及びドレイン７の直下に
はＮウェル１１が存在する。
【００２８】また、低濃度Ｐ型不純物領域３の直下若し
くはその近傍の下方部に３×１０17（atoms/cm3 ）程度
Ｐ型高濃度不純物領域１２が存在する。Ｖｔ調整用Ｐ型
不純物領域４、ゲート酸化膜５、ゲート電極６、及びソ
ース及びドレイン７は図１の第１の実施形態と同一であ
る。本具体例に於いては、低濃度Ｐ型不純物領域３の下
部に、更にＰ型高濃度不純物領域１２が存在するため、
静電保護能力を維持したまま、ラッチアップ耐性が強く
なるという効果がある。
くはその近傍の下方部に３×１０17（atoms/cm3 ）程度
Ｐ型高濃度不純物領域１２が存在する。Ｖｔ調整用Ｐ型
不純物領域４、ゲート酸化膜５、ゲート電極６、及びソ
ース及びドレイン７は図１の第１の実施形態と同一であ
る。本具体例に於いては、低濃度Ｐ型不純物領域３の下
部に、更にＰ型高濃度不純物領域１２が存在するため、
静電保護能力を維持したまま、ラッチアップ耐性が強く
なるという効果がある。
【００２９】又、本発明に係る当該静電保護素子回路
の、第４の実施形態について説明する。即ち、図５は本
発明に係る第４の具体例に係る静電保護回路部にあるＮ
型ＭＯＳトランジスタの縦断面図である。即ち、Ｐ型半
導体基板１上にＰ型高濃度不純物領域１３を持つエピ基
板上に先述した第２の実施形態のＮ型ＭＯＳトランジス
タ３０を形成する。
の、第４の実施形態について説明する。即ち、図５は本
発明に係る第４の具体例に係る静電保護回路部にあるＮ
型ＭＯＳトランジスタの縦断面図である。即ち、Ｐ型半
導体基板１上にＰ型高濃度不純物領域１３を持つエピ基
板上に先述した第２の実施形態のＮ型ＭＯＳトランジス
タ３０を形成する。
【００３０】Ｐ型高濃度不純物領域１３の存在により、
ラッチアップ耐性が向上する効果がある。本発明に係る
半導体装置としては、特に図示されてはいないが、上記
した各具体例で規定される静電保護素子回路を適宜組み
込んだ半導体装置である。又、本発明に係る当該静電保
護素子回路の製造方法としては、例えば、複数個の演算
回路素子を含み且つ、Ｎ型ＭＯＳトランジスタとＰ型Ｍ
ＯＳトランジスタとから構成されている静電保護素子回
路を含む半導体装置を製造するに際し、当該静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタのチャネル形
成領域下方部に形成するウェル領域に於けるウェル濃度
を、当該静電保護素子回路以外の演算素子回路に含まれ
るＮ型ＭＯＳトランジスタに於けるチャネル形成領域下
方部のウェル領域に於けるウェル濃度より薄くなる様に
不純物のドープ量を調整する事を特徴とする半導体装置
の製造方法であり、又、他の具体例としては、当該静電
保護素子回路に含まれる当該Ｐ型ＭＯＳトランジスタの
チャネル形成領域下方部に形成されるウェル領域のウェ
ル濃度は、当該静電保護素子回路以外の演算素子回路に
含まれるＰ型ＭＯＳトランジスタに於けるチャネル形成
領域下方部の形成されるウェル領域のウェル濃度と同等
若しくはそれ以上のウェル濃度を有する様に不純物のド
ープ量を調整する事を特徴とするものである。
ラッチアップ耐性が向上する効果がある。本発明に係る
半導体装置としては、特に図示されてはいないが、上記
した各具体例で規定される静電保護素子回路を適宜組み
込んだ半導体装置である。又、本発明に係る当該静電保
護素子回路の製造方法としては、例えば、複数個の演算
回路素子を含み且つ、Ｎ型ＭＯＳトランジスタとＰ型Ｍ
ＯＳトランジスタとから構成されている静電保護素子回
路を含む半導体装置を製造するに際し、当該静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタのチャネル形
成領域下方部に形成するウェル領域に於けるウェル濃度
を、当該静電保護素子回路以外の演算素子回路に含まれ
るＮ型ＭＯＳトランジスタに於けるチャネル形成領域下
方部のウェル領域に於けるウェル濃度より薄くなる様に
不純物のドープ量を調整する事を特徴とする半導体装置
の製造方法であり、又、他の具体例としては、当該静電
保護素子回路に含まれる当該Ｐ型ＭＯＳトランジスタの
チャネル形成領域下方部に形成されるウェル領域のウェ
ル濃度は、当該静電保護素子回路以外の演算素子回路に
含まれるＰ型ＭＯＳトランジスタに於けるチャネル形成
領域下方部の形成されるウェル領域のウェル濃度と同等
若しくはそれ以上のウェル濃度を有する様に不純物のド
ープ量を調整する事を特徴とするものである。
【００３１】一方、本発明に於いては、当該静電保護素
子回路に於ける該Ｎ型ＭＯＳトランジスタのソース領域
及びドレイン領域の下方部に、更に当該Ｎ型ＭＯＳトラ
ンジスタを構成しているＰ型ウェルと同等深さを持った
Ｎ型不純物領域を形成する事も望ましい。又、本発明に
於いては、当該静電保護素子回路に含まれるＮ型ＭＯＳ
トランジスタのチャネル形成領域下方部の低濃度ウェル
領域の下層部分に、更に当該低濃度ウェル領域のウェル
濃度よりも濃度が高い高濃度ウェル領域を形成する半導
体装置の製造方法であっても良く、又、当該静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタをＰ型半導体
基板上にＰ型高濃度不純物領域層が形成された当該Ｐ型
半導体基板の該Ｐ型高濃度不純物領域層上に形成する様
にしたもので有っても良い。
子回路に於ける該Ｎ型ＭＯＳトランジスタのソース領域
及びドレイン領域の下方部に、更に当該Ｎ型ＭＯＳトラ
ンジスタを構成しているＰ型ウェルと同等深さを持った
Ｎ型不純物領域を形成する事も望ましい。又、本発明に
於いては、当該静電保護素子回路に含まれるＮ型ＭＯＳ
トランジスタのチャネル形成領域下方部の低濃度ウェル
領域の下層部分に、更に当該低濃度ウェル領域のウェル
濃度よりも濃度が高い高濃度ウェル領域を形成する半導
体装置の製造方法であっても良く、又、当該静電保護素
子回路に含まれるＮ型ＭＯＳトランジスタをＰ型半導体
基板上にＰ型高濃度不純物領域層が形成された当該Ｐ型
半導体基板の該Ｐ型高濃度不純物領域層上に形成する様
にしたもので有っても良い。
【００３２】
【発明の効果】以上説明したように、本発明に係る静電
保護素子回路及び半導体装置は、上記した様な技術構成
を採用しているので、静電保護素子回路に含まれるＮ型
ＭＯＳトランジスタのチャネル形成領域直下のみＰ型低
濃度不純物領域を形成し、静電保護素子回路に含まれる
Ｐ型ＭＯＳトランジスタのチャネル形成領域直下にはＮ
型低濃度不純物領域を形成しないことで、静電保護能力
が向上するという効果がある。
保護素子回路及び半導体装置は、上記した様な技術構成
を採用しているので、静電保護素子回路に含まれるＮ型
ＭＯＳトランジスタのチャネル形成領域直下のみＰ型低
濃度不純物領域を形成し、静電保護素子回路に含まれる
Ｐ型ＭＯＳトランジスタのチャネル形成領域直下にはＮ
型低濃度不純物領域を形成しないことで、静電保護能力
が向上するという効果がある。
【００３３】また、Ｐ型低濃度不純物領域の直下にＰ型
高濃度不純物領域を設ける、あるいはＰ型エピ基板を用
いることで、ラッチアップ耐性が向上する効果も有す
る。なお、本発明は上記各実施例に限定されず、本発明
の技術思想の範囲内において、各実施例は適宜変更され
得ることは明らかである。
高濃度不純物領域を設ける、あるいはＰ型エピ基板を用
いることで、ラッチアップ耐性が向上する効果も有す
る。なお、本発明は上記各実施例に限定されず、本発明
の技術思想の範囲内において、各実施例は適宜変更され
得ることは明らかである。
【図１】図１は、本発明に係る静電保護素子回路の第１
の具体例であるＮ型ＭＯＳトランジスタの構成を示す縦
断面図である。
の具体例であるＮ型ＭＯＳトランジスタの構成を示す縦
断面図である。
【図２】図２は、本発明の第１の具体例に於けるＰ型Ｍ
ＯＳトランジスタの構成を示す縦断面図である。
ＯＳトランジスタの構成を示す縦断面図である。
【図３】図３は、本発明に係る静電保護素子回路の第２
の具体例に於けるＮ型ＭＯＳトランジスタの構成を示す
縦断面図である。
の具体例に於けるＮ型ＭＯＳトランジスタの構成を示す
縦断面図である。
【図４】図４は、本発明に係る静電保護素子回路の第３
の具体例に於けるＮ型ＭＯＳトランジスタの構成を示す
縦断面図である。
の具体例に於けるＮ型ＭＯＳトランジスタの構成を示す
縦断面図である。
【図５】図５は、本発明に係る静電保護素子回路の第４
の具体例に於けるＮ型ＭＯＳトランジスタの構成を示す
縦断面図である。
の具体例に於けるＮ型ＭＯＳトランジスタの構成を示す
縦断面図である。
【図６】図６は、従来例の静電保護素子回路の一例に於
けるＮ型ＭＯＳトランジスタの構成を示す縦断面図であ
る。
けるＮ型ＭＯＳトランジスタの構成を示す縦断面図であ
る。
【図７】図７は、従来の静電保護素子回路の他の具体例
に於けるＮ型ＭＯＳトランジスタの構成を示す縦断面図
である。
に於けるＮ型ＭＯＳトランジスタの構成を示す縦断面図
である。
１…Ｐ型半導体基板 ２…Ｐ型ウェル ３…低濃度Ｐ型不純物領域 ４…Ｖｔ調整用Ｐ型不純物領域 ５…ゲート酸化膜 ６…ゲート電極 ７…ソース及びドレイン ８…Ｎ型ウェル ９…Ｖｔ調整用Ｎ型不純物領域 １０…ソース及びドレイン １１…Ｎ型ウェル １２…Ｐ型高濃度不純物領域 １３…Ｐ型高濃度不純物領域 ２０…Ｎ型ＭＯＳトランジスタ ３０…Ｐ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/822 H01L 23/60 H01L 27/04 H01L 27/088
Claims (7)
- 【請求項１】 Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳト
ランジスタとから構成されている静電保護素子回路であ
って、当該静電保護素子回路に含まれるＮ型ＭＯＳトラ
ンジスタのチャネル形成領域下方部のウェル濃度が、当
該静電保護素子回路以外の回路に含まれるＮ型ＭＯＳト
ランジスタに於けるチャネル形成領域下方部のウェル濃
度より薄くかつ、当該静電保護素子回路に含まれるＮ型
ＭＯＳトランジスタのチャネル形成領域下方部以外のウ
ェル濃度より薄くなるように構成されている事を特徴と
する静電保護素子回路。 - 【請求項２】 当該Ｎ型ＭＯＳトランジスタに於けるチ
ャネル形成領域下方部に設けられている当該ウェルは、
Ｐ型の低濃度不純物領域で構成されている事を特徴とす
る請求項１記載の静電保護素子回路。 - 【請求項３】 当該静電保護素子回路に含まれる当該Ｐ
型ＭＯＳトランジスタのチャネル形成領域下方部のウェ
ル濃度が、当該静電保護素子回路以外の回路に含まれる
Ｐ型ＭＯＳトランジスタに於けるチャネル形成領域下方
部のウェル濃度と同等若しくはそれ以上のウェル濃度を
有している事を特徴とする請求項１又は２に記載の静電
保護素子回路。 - 【請求項４】 当該静電保護素子回路に於ける該Ｎ型Ｍ
ＯＳトランジスタのソース領域及びドレイン領域の下方
部に、当該Ｎ型ＭＯＳトランジスタを構成しているＰ型
ウェルと同等深さを持ったＮ型不純物領域が存在する事
を特徴とする請求項１乃至３の何れかに記載の静電保護
素子回路。 - 【請求項５】 当該静電保護素子回路に含まれるＮ型Ｍ
ＯＳトランジスタのチャネル形成領域下方部の低濃度ウ
ェル領域の下層部分に、当該低濃度ウェル領域のウェル
濃度よりも濃度が高い高濃度ウェル領域が形成されてい
る事を特徴とする請求項１乃至４の何れかに記載の静電
保護素子回路。 - 【請求項６】 当該静電保護素子回路に含まれるＮ型Ｍ
ＯＳトランジスタがＰ型半導体基板上にＰ型高濃度不純
物領域層が形成された当該Ｐ型半導体基板の該Ｐ型高濃
度不純物領域層上に形成されていることを特徴とする請
求項１乃至５の何れかに記載の静電保護素子回路。 - 【請求項７】 請求項１乃至６の何れかに記載された静
電保護素子回路を含む半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23782998A JP3257519B2 (ja) | 1998-08-24 | 1998-08-24 | 静電保護素子回路、静電保護回路を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23782998A JP3257519B2 (ja) | 1998-08-24 | 1998-08-24 | 静電保護素子回路、静電保護回路を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068386A JP2000068386A (ja) | 2000-03-03 |
| JP3257519B2 true JP3257519B2 (ja) | 2002-02-18 |
Family
ID=17021031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23782998A Expired - Fee Related JP3257519B2 (ja) | 1998-08-24 | 1998-08-24 | 静電保護素子回路、静電保護回路を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257519B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003133434A (ja) | 2001-10-23 | 2003-05-09 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP5567405B2 (ja) * | 2010-06-21 | 2014-08-06 | セイコーインスツル株式会社 | 櫛形の静電気保護用のｍｏｓ型半導体装置 |
-
1998
- 1998-08-24 JP JP23782998A patent/JP3257519B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000068386A (ja) | 2000-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |