JP3140419B2 - Ｌｃｄコントローラーｉｃの保護回路 - Google Patents
Ｌｃｄコントローラーｉｃの保護回路Info
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- JP3140419B2 JP3140419B2 JP10101571A JP10157198A JP3140419B2 JP 3140419 B2 JP3140419 B2 JP 3140419B2 JP 10101571 A JP10101571 A JP 10101571A JP 10157198 A JP10157198 A JP 10157198A JP 3140419 B2 JP3140419 B2 JP 3140419B2
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- JP
- Japan
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- normally
- transistor
- type
- nmos transistor
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal Display Device Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】パネルを有するモジュールに使用
されるＬＣＤコントローラーＩＣの保護回路に関するも
のである。
されるＬＣＤコントローラーＩＣの保護回路に関するも
のである。
【０００２】
【従来技術】静電破壊に関してはは種々のモードが知ら
れている（たとえば電子情報通信学会 信学技法 ＥＤ９
４―５８ Ｐ２５−３０）。代表的なモードであるＨＢ
Ｍ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）、ＭＭ（Ｍａｃ
ｈｉｎｅ Ｍｏｄｅｌ）はパルスがＨＢＭの場合 １０
Ｅ―８ｓｅｃ ＭＭの場合 １０Ｅ−１０ｓｅｃから１０Ｅ−９ｓｅｃ
であった。
れている（たとえば電子情報通信学会 信学技法 ＥＤ９
４―５８ Ｐ２５−３０）。代表的なモードであるＨＢ
Ｍ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）、ＭＭ（Ｍａｃ
ｈｉｎｅ Ｍｏｄｅｌ）はパルスがＨＢＭの場合 １０
Ｅ―８ｓｅｃ ＭＭの場合 １０Ｅ−１０ｓｅｃから１０Ｅ−９ｓｅｃ
であった。
【０００３】従来は、図２に示すように入力パッド１に
接続する第１ノーマリーオフ型のＮＭＯＳトランジスタ
２及び第２ノーマリーオフ型のＮＭＯＳトランジスタ３
のみを有した保護回路を使用していた。
接続する第１ノーマリーオフ型のＮＭＯＳトランジスタ
２及び第２ノーマリーオフ型のＮＭＯＳトランジスタ３
のみを有した保護回路を使用していた。
【０００４】
【発明が解決しようとする課題】パネルを有するモジュ
ールに使用されるＬＣＤコントローラーの場合には、モ
ジュールに帯電するために、ＣＤＭ（Ｃｈａｒｇｅｄ
Ｄｅｖｉｃｅ Ｍｏｄｅｌ）に代表される小容量への帯
電となるために、電荷の移動がＨＢＭ、ＭＭに比較して
更に速くなりピコ秒（１０Ｅ−１２から１０Ｅ−１１ｓ
ｅｃ）程度となる。
ールに使用されるＬＣＤコントローラーの場合には、モ
ジュールに帯電するために、ＣＤＭ（Ｃｈａｒｇｅｄ
Ｄｅｖｉｃｅ Ｍｏｄｅｌ）に代表される小容量への帯
電となるために、電荷の移動がＨＢＭ、ＭＭに比較して
更に速くなりピコ秒（１０Ｅ−１２から１０Ｅ−１１ｓ
ｅｃ）程度となる。
【０００５】従来技術では、電荷の移動が非常に速いた
め、ＩＣ内での電荷は配線容量や基板抵抗、ウェル抵抗
等により移動速度が異なるため、入力回路のＭＯＳトラ
ンジスタのゲート酸化膜に電界がかかり静電破壊を起こ
していた。この速いパルスによるゲート酸化膜の破壊は
微細化が進みゲート酸化膜の膜厚が薄くなるにつれて非
常に顕著になってきている。
め、ＩＣ内での電荷は配線容量や基板抵抗、ウェル抵抗
等により移動速度が異なるため、入力回路のＭＯＳトラ
ンジスタのゲート酸化膜に電界がかかり静電破壊を起こ
していた。この速いパルスによるゲート酸化膜の破壊は
微細化が進みゲート酸化膜の膜厚が薄くなるにつれて非
常に顕著になってきている。
【０００６】
【課題を解するための手段】ゲート酸化膜にダメージを
与える電界がかからないようにするため、第１及び第２
のノーマリオフ型ＮＭＯＳトランジスタを入力ゲート回
路の間に抵抗と、入力回路直前に第３のノーマリオフ型
ＰＭＯＳ、第４のノーマリオフ型ＮＭＯＳを設けた。
与える電界がかからないようにするため、第１及び第２
のノーマリオフ型ＮＭＯＳトランジスタを入力ゲート回
路の間に抵抗と、入力回路直前に第３のノーマリオフ型
ＰＭＯＳ、第４のノーマリオフ型ＮＭＯＳを設けた。
【０００７】ゲート酸化膜に電界がかかる場合には第
３、第４トランジスタが有するダイオード、もしくはト
ランジスタのドレインのアバランシェ降伏電流、バンド
間トンネリング電流により電荷を逃がすことができるの
で、入力回路のゲート酸化膜に電界がかからず、絶縁破
壊に至らずに済む。
３、第４トランジスタが有するダイオード、もしくはト
ランジスタのドレインのアバランシェ降伏電流、バンド
間トンネリング電流により電荷を逃がすことができるの
で、入力回路のゲート酸化膜に電界がかからず、絶縁破
壊に至らずに済む。
【０００８】
【発明の実施の形態】発明の実施の形態を以下実施例を
用いて説明する。 （実施例１）図１にＰ型半導体基板上に設けられたＬＣ
ＤコントローラーＩＣの入力回路に本発明の保護回路を
構成した例を示す。入力パッド１と入力インバータ回路
７の間に、入力パッドと電源線１０(以下 Ｖｄｄ)をつ
なぐ第１ノーマリオフ型ＮＭＯＳトランジスタ−２と入
力パッドと接地線１１（以下 Ｖｓｓ）をつなぐ第２ノ
ーマリオフ型ＮＭＯＳトランジスタ３を設ける。
用いて説明する。 （実施例１）図１にＰ型半導体基板上に設けられたＬＣ
ＤコントローラーＩＣの入力回路に本発明の保護回路を
構成した例を示す。入力パッド１と入力インバータ回路
７の間に、入力パッドと電源線１０(以下 Ｖｄｄ)をつ
なぐ第１ノーマリオフ型ＮＭＯＳトランジスタ−２と入
力パッドと接地線１１（以下 Ｖｓｓ）をつなぐ第２ノ
ーマリオフ型ＮＭＯＳトランジスタ３を設ける。
【０００９】第１、第２のトランジスタはトランジスタ
のチャネル長が短く、チャネル幅が大きい程よいが、ト
ランジスタのチャネルリークや保護系が大きくなること
を考慮すると、チャネル長は１から３ｕｍ、チャネル幅
は１００から３００ｕｍが良い。また第１、第２ノーマ
リオフトランジスタのゲート電極の電位はともにＶｓｓ
に接続する。第１、第２のノーマリオフ型ＮＭＯＳトラ
ンジスタと入力インバーター回路７の間に２００オーム
以上の抵抗６を挿入する。この抵抗６は、多結晶シリコ
ン膜で構成するのがよいが、半導体基板内の拡散抵抗で
も構わない。この抵抗６と入力インバーター回路７の間
にＶｄｄ側に第３のノーマリオフ型ＰＭＯＳトランジス
タ４とＶｓｓ側に第４のノーマリオフ型ＮＭＯＳトラン
ジスタ５を配置する。この第３、第４のノーマリオフ型
トランジスタは第１、第２ノーマリオフ型トランジスタ
の１０分の１くらいのトランジスタ幅をもっていればよ
い。第３ノーマリオフ型ＰＭＯＳトランジスタのゲー電
極はＶｄｄに、第４ノーマリオフ型ＮＭＯＳトランジス
タのゲート電極はＶｓｓに接続されている。またこの第
３ノーマリオフ型ＰＭＯＳトランジスタ４は入力インバ
ータ回路のＰＭＯＳトランジスタと同一ウェル内に形成
されている方が好ましい。
のチャネル長が短く、チャネル幅が大きい程よいが、ト
ランジスタのチャネルリークや保護系が大きくなること
を考慮すると、チャネル長は１から３ｕｍ、チャネル幅
は１００から３００ｕｍが良い。また第１、第２ノーマ
リオフトランジスタのゲート電極の電位はともにＶｓｓ
に接続する。第１、第２のノーマリオフ型ＮＭＯＳトラ
ンジスタと入力インバーター回路７の間に２００オーム
以上の抵抗６を挿入する。この抵抗６は、多結晶シリコ
ン膜で構成するのがよいが、半導体基板内の拡散抵抗で
も構わない。この抵抗６と入力インバーター回路７の間
にＶｄｄ側に第３のノーマリオフ型ＰＭＯＳトランジス
タ４とＶｓｓ側に第４のノーマリオフ型ＮＭＯＳトラン
ジスタ５を配置する。この第３、第４のノーマリオフ型
トランジスタは第１、第２ノーマリオフ型トランジスタ
の１０分の１くらいのトランジスタ幅をもっていればよ
い。第３ノーマリオフ型ＰＭＯＳトランジスタのゲー電
極はＶｄｄに、第４ノーマリオフ型ＮＭＯＳトランジス
タのゲート電極はＶｓｓに接続されている。またこの第
３ノーマリオフ型ＰＭＯＳトランジスタ４は入力インバ
ータ回路のＰＭＯＳトランジスタと同一ウェル内に形成
されている方が好ましい。
【００１０】以下にこの保護回路の動作について説明す
る。ＬＣＤコントローラーＩＣが実装されるパネルモジ
ュールは表示部が絶縁体で構成されるために、表面電荷
が溜りよやすく、接地したときにＣＤＭに近いモードと
なる。ＣＤＭで問題となるのは入力回路のＭＯＳトラン
ジスタに於いてゲート酸化膜を挟んだゲート電極と基
板、ソース電極、ドレイン電極間にゲート酸化膜の絶縁
破壊電界近くあるいは以上の電界がかかってしまいゲー
ト酸化膜が破壊してしまうことである。本発明の構成で
は、第１及び第２のノーマリオフＮＭＯＳトランジスタ
はドレインのアバランシェ降伏もしくはダイオードの順
方向動作によりＩＣに溜まった電荷の大部分を流す。
る。ＬＣＤコントローラーＩＣが実装されるパネルモジ
ュールは表示部が絶縁体で構成されるために、表面電荷
が溜りよやすく、接地したときにＣＤＭに近いモードと
なる。ＣＤＭで問題となるのは入力回路のＭＯＳトラン
ジスタに於いてゲート酸化膜を挟んだゲート電極と基
板、ソース電極、ドレイン電極間にゲート酸化膜の絶縁
破壊電界近くあるいは以上の電界がかかってしまいゲー
ト酸化膜が破壊してしまうことである。本発明の構成で
は、第１及び第２のノーマリオフＮＭＯＳトランジスタ
はドレインのアバランシェ降伏もしくはダイオードの順
方向動作によりＩＣに溜まった電荷の大部分を流す。
【００１１】第１、第２と第３、第４のノーマリオフト
ランジスタの間にある抵抗は入力回路にトランジスタの
ゲート電極の電荷がすぐに移動しないように遅延させる
ものである。この抵抗がないとゲート電極に帯電してい
る電荷はＩＣ接地後すぐに抜けてしまうのに対し半導体
基板、ウェルの電荷はまだ抜けていないのでゲート酸化
膜に電界がかかってしまう。よってこの抵抗は十分大き
くしなければならないが、大きくし過ぎると、ゲート電
極の電荷よりも半導体基板、ウェルの電荷が先に抜けて
しまうため、これもゲート酸化膜に過度の電界がかかる
原因となる。よって抵抗の抵抗値には最適となる値が存
在することになるが、その最適値は回路のレイアウト毎
に違うと考えられる、そこでこの抵抗値は十分大きくし
ておき、入力回路のトランジスタのゲート電極の電荷が
抜けるのを十分遅くする。
ランジスタの間にある抵抗は入力回路にトランジスタの
ゲート電極の電荷がすぐに移動しないように遅延させる
ものである。この抵抗がないとゲート電極に帯電してい
る電荷はＩＣ接地後すぐに抜けてしまうのに対し半導体
基板、ウェルの電荷はまだ抜けていないのでゲート酸化
膜に電界がかかってしまう。よってこの抵抗は十分大き
くしなければならないが、大きくし過ぎると、ゲート電
極の電荷よりも半導体基板、ウェルの電荷が先に抜けて
しまうため、これもゲート酸化膜に過度の電界がかかる
原因となる。よって抵抗の抵抗値には最適となる値が存
在することになるが、その最適値は回路のレイアウト毎
に違うと考えられる、そこでこの抵抗値は十分大きくし
ておき、入力回路のトランジスタのゲート電極の電荷が
抜けるのを十分遅くする。
【００１２】次に入力回路のゲート電極直前に第２のＮ
ＭＯＳとＰＭＯＳのノーマリオフトランジスタを入れゲ
ート電極の電荷により半導体基板との電位差がつく場合
には、トランジスタの有するダイオード、もしくはトラ
ンジスタのドレインアバランシェ降伏電流、基板とドレ
イン間のバンド間トンネリング電流によりゲート電極の
電荷を逃がす。よってこちらの第３、第４のノーマリオ
フトランジスタは入力回路のゲート電極の電荷を逃がす
だけなので、第１、第２のノーマリオフトランジスタの
ような大きな電流は流れず、トランジスタサイズは小さ
くてよい。
ＭＯＳとＰＭＯＳのノーマリオフトランジスタを入れゲ
ート電極の電荷により半導体基板との電位差がつく場合
には、トランジスタの有するダイオード、もしくはトラ
ンジスタのドレインアバランシェ降伏電流、基板とドレ
イン間のバンド間トンネリング電流によりゲート電極の
電荷を逃がす。よってこちらの第３、第４のノーマリオ
フトランジスタは入力回路のゲート電極の電荷を逃がす
だけなので、第１、第２のノーマリオフトランジスタの
ような大きな電流は流れず、トランジスタサイズは小さ
くてよい。
【００１３】近年の微細化によりゲート酸化膜は薄膜化
の方向へ進んでいる。ゲート酸化膜に電界はかかってし
まう場合、破壊電界はおおよそ１１ＭＶ／ｃｍ位である
が８ＭＶ／ｃｍ以上では壊れないまでも、低電界でのリ
ーク電流が増えたりしてしまうために品質を保証出来な
くなる。例えば２００オングストロームのゲート酸化膜
の場合にはゲート酸化膜にかかる電界は１６Ｖ位、１５
０オングストロームの場合は１２Ｖ位までである。よっ
てこれらの印加電界以下で電流を流すことのできる第
３、第４のノーマリオフ型トランジスタが望まれる。具
体的な方法としてはドレインの不純物濃度を内部回路に
比べ濃くしドレインと半導体基板間でのバンド間トンネ
リング電流がＶｄｄより少し高い電圧で流れるようにで
きる。
の方向へ進んでいる。ゲート酸化膜に電界はかかってし
まう場合、破壊電界はおおよそ１１ＭＶ／ｃｍ位である
が８ＭＶ／ｃｍ以上では壊れないまでも、低電界でのリ
ーク電流が増えたりしてしまうために品質を保証出来な
くなる。例えば２００オングストロームのゲート酸化膜
の場合にはゲート酸化膜にかかる電界は１６Ｖ位、１５
０オングストロームの場合は１２Ｖ位までである。よっ
てこれらの印加電界以下で電流を流すことのできる第
３、第４のノーマリオフ型トランジスタが望まれる。具
体的な方法としてはドレインの不純物濃度を内部回路に
比べ濃くしドレインと半導体基板間でのバンド間トンネ
リング電流がＶｄｄより少し高い電圧で流れるようにで
きる。
【００１４】（実施例２）図３にＰ型半導体基板上に設
けられたＬＣＤコントローラーＩＣの入力回路に本発明
の保護回路を構成した例を示す。入力パッド１と入力イ
ンバータ回路７の間に、入力パッドと電源線１０(以下
Ｖｄｄ)をつなぐ第１ノーマリオフ型ＮＭＯＳトランジ
スタ２と入力パッドと接地線１１（以下 Ｖｓｓ）をつ
なぐ第２ノーマリオフ型ＮＭＯＳトランジスタ３を設け
る。
けられたＬＣＤコントローラーＩＣの入力回路に本発明
の保護回路を構成した例を示す。入力パッド１と入力イ
ンバータ回路７の間に、入力パッドと電源線１０(以下
Ｖｄｄ)をつなぐ第１ノーマリオフ型ＮＭＯＳトランジ
スタ２と入力パッドと接地線１１（以下 Ｖｓｓ）をつ
なぐ第２ノーマリオフ型ＮＭＯＳトランジスタ３を設け
る。
【００１５】第１、第２ノーマリオフ型ＮＭＯＳトラン
ジスタと入力インバータ回路７の間に２００オーム以上
の抵抗６を挿入する。この抵抗は、多結晶シリコン膜で
構成するのがよいが、半導体基板内の拡散抵抗でも構わ
ない。この抵抗６と入力インバータ回路７の間にＶｄｄ
側にＮ＋／Ｐ型基板からなる第１のダイオードとＶｓｓ
側にＰ＋/Ｎウェルからなる第２のダイオードを配置す
る。これらのダイオードはもちろん第３図に記載されて
いるようにＩＣ動作時にはダイオードの逆バイアスとな
る方向で設けられたものである。またこの第１のダイオ
ードは入力インバータ回路のＰＭＯＳトランジスタと同
一ウェル内に形成されている方が好ましい。
ジスタと入力インバータ回路７の間に２００オーム以上
の抵抗６を挿入する。この抵抗は、多結晶シリコン膜で
構成するのがよいが、半導体基板内の拡散抵抗でも構わ
ない。この抵抗６と入力インバータ回路７の間にＶｄｄ
側にＮ＋／Ｐ型基板からなる第１のダイオードとＶｓｓ
側にＰ＋/Ｎウェルからなる第２のダイオードを配置す
る。これらのダイオードはもちろん第３図に記載されて
いるようにＩＣ動作時にはダイオードの逆バイアスとな
る方向で設けられたものである。またこの第１のダイオ
ードは入力インバータ回路のＰＭＯＳトランジスタと同
一ウェル内に形成されている方が好ましい。
【００１６】動作は実施例１と本質的には同じである
が、ダイオードであるので順方向もしくは逆方向での動
作となる。 （実施例３）図４にＰ型半導体基板上に設けられたＬＣ
ＤコントローラーＩＣの入力回路に本発明の保護回路を
構成した例を示す。入力パッド１と入力インバータ回路
７の間に、入力パッドと電源線１０(以下 Ｖｄｄ)をつ
なぐ第１ノーマリオフ型ＮＭＯＳトランジスタ２と入力
パッドと接地線１１（以下 Ｖｓｓ）をつなぐ第２ノー
マリオフ型ＮＭＯＳトランジスタ３を設ける。
が、ダイオードであるので順方向もしくは逆方向での動
作となる。 （実施例３）図４にＰ型半導体基板上に設けられたＬＣ
ＤコントローラーＩＣの入力回路に本発明の保護回路を
構成した例を示す。入力パッド１と入力インバータ回路
７の間に、入力パッドと電源線１０(以下 Ｖｄｄ)をつ
なぐ第１ノーマリオフ型ＮＭＯＳトランジスタ２と入力
パッドと接地線１１（以下 Ｖｓｓ）をつなぐ第２ノー
マリオフ型ＮＭＯＳトランジスタ３を設ける。
【００１７】第１、第２ノーマリオフ型ＮＭＯＳトラン
ジスタと入力インバータ回路７の間に２００オーム以上
の抵抗６を挿入する。この抵抗は、多結晶シリコン膜で
構成するのがよいが、半導体基板内の拡散抵抗でも構わ
ない。この抵抗６と入力インバータ回路７の間にＶｄｄ
側にノーマリオフ型ＮＭＯＳトランジスタ１２とＶｓｓ
側に第４のノーマリオフ型ＮＭＯＳトランジスタ５を配
置する。ノーマリオフ型ＮＭＯＳトランジスタ１２と第
４のノーマリオフ型トランジスタは第１、第２ノーマリ
オフ型トランジスタの１０分の１くらいのトランジスタ
幅をもっていればよい。ノーマリオフ型ＮＭＯＳトラン
ジスタ１２のゲー電極及び第４ノーマリオフ型ＮＭＯＳ
トランジスタのゲート電極はＶｓｓに接続されている。
ジスタと入力インバータ回路７の間に２００オーム以上
の抵抗６を挿入する。この抵抗は、多結晶シリコン膜で
構成するのがよいが、半導体基板内の拡散抵抗でも構わ
ない。この抵抗６と入力インバータ回路７の間にＶｄｄ
側にノーマリオフ型ＮＭＯＳトランジスタ１２とＶｓｓ
側に第４のノーマリオフ型ＮＭＯＳトランジスタ５を配
置する。ノーマリオフ型ＮＭＯＳトランジスタ１２と第
４のノーマリオフ型トランジスタは第１、第２ノーマリ
オフ型トランジスタの１０分の１くらいのトランジスタ
幅をもっていればよい。ノーマリオフ型ＮＭＯＳトラン
ジスタ１２のゲー電極及び第４ノーマリオフ型ＮＭＯＳ
トランジスタのゲート電極はＶｓｓに接続されている。
【００１８】
【発明の効果】実施例ではＰ型半導体基板の場合につい
て説明したが、Ｎ型半導体基板の場合でもＰ型ウェル内
に設けられたＮＭＯＳを利用することにより、本発明を
実施できる。Ｎ型半導体基板の場合には第４ノーマリオ
フ型ＮＭＯＳトランジスタが入力回路のＮＭＯＳトラン
ジスタと同一Ｐウェル内に形成される方が好ましい点の
みがＰ型半導体基板上に設けた場合と異なっている。
て説明したが、Ｎ型半導体基板の場合でもＰ型ウェル内
に設けられたＮＭＯＳを利用することにより、本発明を
実施できる。Ｎ型半導体基板の場合には第４ノーマリオ
フ型ＮＭＯＳトランジスタが入力回路のＮＭＯＳトラン
ジスタと同一Ｐウェル内に形成される方が好ましい点の
みがＰ型半導体基板上に設けた場合と異なっている。
【００１９】本発明のように構成されたＬＣＤコントロ
ーラーＩＣは、保護回路が入力回路のゲート酸化膜に大
きな電界がかからないようにできるので、静電破壊を起
こすことがない。
ーラーＩＣは、保護回路が入力回路のゲート酸化膜に大
きな電界がかからないようにできるので、静電破壊を起
こすことがない。
【図１】図１は、本発明の実施例１を説明するための保
護回路図である。
護回路図である。
【図２】図２は、従来技術を説明するための保護回路図
である。
である。
【図３】図３は、本発明の実施例２を説明するための保
護回路図である。
護回路図である。
【図４】図４は、本発明の実施例３を説明するための保
護回路図である。
護回路図である。
１ 入力パッド ２ 第１ノーマリオフ型ＮＭＯＳトランジスタ ３ 第２ノーマリオフ型ＮＭＯＳトランジスタ ４ 第３ノーマリオフ型ＰＭＯＳトランジスタ ５ 第４ノーマリオフ型ＮＭＯＳトランジスタ ６ 抵抗 ７ 入力インバーター回路 ８ 第１のダイオード ９ 第２のダイオード １０ 電源線（Ｖｄｄ） １１ 接地線（Ｖｓｓ） １２ ノーマリオフ型ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 505 G09G 3/36
Claims (2)
- 【請求項１】 ＬＣＤコントローラＩＣの入力回路の保
護回路に於いて、入力パッドに接続し、電源線との間に
設けられた第１ノーマリオフＮＭＯＳトランジスタと、
接地線との間に設けられた第２ノーマリーオフ型のＮＭ
ＯＳトランジスタと、該ノーマリーオフ型のＮＭＯＳト
ランジスタとＭＯＳトランジスタからなる入力回路の間
に配置された抵抗と、該抵抗と入力回路の間に配置さ
れ、電源線と接続するように設けられた第３ノーマリー
オフ型のＰＭＯＳもしくはＮＭＯＳトランジスタ、と接
地線と接続するように設けられた第４ノーマリーオフ型
のＮＭＯＳトランジスタからなることを特徴とするＬＣ
ＤコントローラーＩＣの保護回路。 - 【請求項２】 前記の第３ノーマリーオフ型のＰＭＯＳ
トランジスタ、及び第４ノーマリーオフ型のＮＭＯＳト
ランジスタがダイオードであることを特徴とする請求項
１記載のＬＣＤコントローラーＩＣの保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101571A JP3140419B2 (ja) | 1998-04-13 | 1998-04-13 | Ｌｃｄコントローラーｉｃの保護回路 |
| US09/328,108 US6351362B1 (en) | 1998-04-13 | 1999-06-08 | Protection circuit for an LCD controller IC |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101571A JP3140419B2 (ja) | 1998-04-13 | 1998-04-13 | Ｌｃｄコントローラーｉｃの保護回路 |
| US09/328,108 US6351362B1 (en) | 1998-04-13 | 1999-06-08 | Protection circuit for an LCD controller IC |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11295684A JPH11295684A (ja) | 1999-10-29 |
| JP3140419B2 true JP3140419B2 (ja) | 2001-03-05 |
Family
ID=26442443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101571A Expired - Fee Related JP3140419B2 (ja) | 1998-04-13 | 1998-04-13 | Ｌｃｄコントローラーｉｃの保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6351362B1 (ja) |
| JP (1) | JP3140419B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002090708A (ja) * | 2000-05-31 | 2002-03-27 | Toshiba Corp | 回路基板および平面表示装置 |
| KR100363095B1 (ko) * | 2000-12-06 | 2002-12-05 | 삼성전자 주식회사 | 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로 |
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