KR100555301B1 - 정전기 방지를 위한 액정패널 - Google Patents

정전기 방지를 위한 액정패널 Download PDF

Info

Publication number
KR100555301B1
KR100555301B1 KR1020020047867A KR20020047867A KR100555301B1 KR 100555301 B1 KR100555301 B1 KR 100555301B1 KR 1020020047867 A KR1020020047867 A KR 1020020047867A KR 20020047867 A KR20020047867 A KR 20020047867A KR 100555301 B1 KR100555301 B1 KR 100555301B1
Authority
KR
South Korea
Prior art keywords
pads
static electricity
liquid crystal
image display
test pad
Prior art date
Application number
KR1020020047867A
Other languages
English (en)
Other versions
KR20040015584A (ko
Inventor
김병구
하용민
황한욱
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020020047867A priority Critical patent/KR100555301B1/ko
Priority to US10/600,757 priority patent/US7154568B2/en
Priority to JP2003187635A priority patent/JP4080384B2/ja
Publication of KR20040015584A publication Critical patent/KR20040015584A/ko
Application granted granted Critical
Publication of KR100555301B1 publication Critical patent/KR100555301B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 패드를 통한 정전기 유입을 방지할 수 있는 정전기 방지를 위한 액정패널을 제공하는 것이다.
본 발명의 정전기 방지를 위한 액정패널은 다수의 액정셀들로 구성된 화상표시부와; 상기 화상표시부의 신호라인들에 입력되는 구동신호를 공급하기 위하여 상기 신호라인들에 접속되는 다수의 패드들을 포함하는 신호 패드부를 구비하며, 상기 신호 패드부는, 플로팅게이트를 갖는 박막트랜지스터를 포함하여 상기 다수의 패드들로 유입된 정전기에 의해 상기 다수의 패드들을 쇼팅바와 접속시켜 상기 다수의 패드들이 상기 정전기에 대하여 등전위를 형성하게 하는 정전기 방지 회로를 구비하는 것을 특징으로 한다.

Description

정전기 방지를 위한 액정패널{LIQUID CRYSTAL PANEL FOR PROTECTING STATIC ELECTRICITY}
도 1은 일반적인 검사 패드부를 갖는 액정패널을 개략적으로 도시한 평면도.
도 2는 다른 검사 패드부를 갖는 액정패널을 개략적으로 도시한 평면도.
도 3은 종래의 정전기 방지 회로를 포함하는 검사 패드부를 도시한 도면.
도 4는 종래의 정전기 방지 회로를 포함하는 다른 검사 패드부를 도시한 도면.
도 5는 종래의 정전기 방지 회로를 포함하는 또 다른 검사 패드부를 도시한 도면.
도 6은 본 발명의 제1 실시 예에 따른 액정패널의 검사 패드부를 도시한 도면.
도 7은 도 6에 도시된 플로팅게이트 박막트랜지스터의 동작전압 범위를 도시한 그래프.
도 8a는 본 발명의 제2 실시 예에 따른 액정패널의 검사 패드부를 도시한 도면이고, 도 8b는 그라인딩 공정 후 도 8a에 도시된 검사 패드부를 도시한 도면.
도 9는 본 발명의 제3 실시 예에 따른 액정패널의 검사 패드부를 도시한 도 면.
도 10은 본 발명의 제4 실시 예에 따른 액정패널의 검사 패드부를 도시한 도면.
도 11a는 본 발명의 제5 실시 예에 따른 액정패널의 검사 패드부를 도시한 도면이고, 도 11b는 그라인딩 공정 후 도 11a에 도시된 검사 패드부를 도시한 도면.
<도면의 주요부분에 대한 부호의 간단한 설명>
2, 12 : 액정패널 4, 14 : 화상표시부
6, 16 : 패드부 8, 18, 20 : 검사 패드부
32, 42, 52, 62, 82, 92, 102, 112 : 검사 패드
36, 46, 56, 68, 88, 98, 108, 118 : 정전기 방지 회로
69, 89, 99, 109, 119 : 제2 정전기 방지 회로
44, 54, 64, 84, 94, 104, 114 : 쇼팅바
66, 86, 96, 106, 116 : 연결라인
본 발명은 액정패널에 관한 것으로, 특히 패드부를 통한 정전기 유입을 방지할 수 있는 정전기 방지를 위한 액정패널에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하여 접합된 박막트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판의 일정한 셀갭 유지를 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막트랜지스터 어레이 기판은 게이트라인들 및 데이터라인들과, 그 게이트라인들과 데이터라인들의 교차부마다 스위치소자로 형성된 박막트랜지스터와, 액정셀 단위로 형성되어 박막트랜지스터에 접속된 화소전극 등으로 구성된다. 게이트라인들과 데이터라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막트랜지스터는 게이트라인에 공급되는 스캔신호에 응답하여 데이터라인에 공급되는 화소전압신호를 화소전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통전극 등으로 구성된다.
액정패널은 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하여 완성하게 된다.
이렇게 완성된 액정패널은 불량 여부를 검출하기 위하여 점등 검사 등과 같은 검사 과정을 거치게 된다. 검사 과정을 위하여 액정패널은 도 1 및 도 2에 도시된 바와 같이 테스트 신호 공급을 위한 검사 패드부(8, 18, 20)를 구비한다.
도 1에 도시된 액정패널(2)은 다수개의 액정셀들이 마련된 화상표시부(4)와, 화상표시부(4)의 외곽영역에 형성되어 구동회로(도시하지 않음)와 접속되어질 연결 패드부(6)와, 검사 과정에서 이용되는 검사 패드부(8)를 구비한다.
도 1에 도시된 연결 패드부(6)는 화상표시부(4)의 신호라인들과 접속된다. 이러한 연결 패드부(6)는 외부 구동회로로부터 공급되는 구동신호를 화상표시부(4)의 신호라인들에 공급한다.
검사 패드부(8)는 화상표시부(4)의 신호라인들과 접속되는 다수개의 검사 패드들을 구비하고, 연결 패드부(6)와 분리되어 형성된다. 이러한 검사 패드부(8)는 액정패널(2)의 검사과정에서 공급되는 테스트 신호들과, 에이징 공정에서 공급되는 바이어스 전압을 화상표시부(4)의 신호라인들에 공급하게 된다.
도 2에 도시된 액정패널(12)은 다수개의 액정셀들이 마련된 화상표시부(14)와, 화상표시부(14)의 외곽영역에 형성되어 구동회로(도시하지 않음)와 접속되어질 연결 패드부(16)와, 검사 과정에서 이용되는 검사 패드부(18, 20)를 구비한다.
도 2에 도시된 검사 패드부(18, 20)는 화상표시부(14)의 신호라인들과 접속되는 다수개의 검사 패드들을 구비하고, 연결 패드부(16)의 양측에 일체화되어 형성된다. 이러한 검사 패드부(18, 20)는 액정패널(12)의 검사과정에서 공급되는 테스트 신호들과, 에이징 공정에서 공급되는 바이어스 전압을 화상표시부(14)의 신호라인들에 공급한다.
실제로, 검사 패드부는 도 3에 도시된 바와 같이 다수개의 검사 패드들(32)과, 검사 패드들(32) 각각과 접속되는 정전기 방지 회로(36)를 구비한다.
도 3에 도시된 검사 패드들(32)은 화상표시부의 신호라인들과 접속된다. 정전기 방지 회로(36) 각각은 검사 패드(32)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 정전기 방지 회로(36)는 제1 구동전압 공급라인(VSSL)과 검사 패드(32)의 출력단 사이에 접속된 제1 다이오드(D1)와, 검사 패드(32)의 출력단과 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 정전기 방지 회로(36)는 검사 패드들(32)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되게 함으로써 액정패널 내부의 화상표시부를 정전기로부터 보호하게 된다.
그러나, 이러한 구성을 갖는 검사 패드부에서는 검사 패드들(32)이 독립적으로 형성됨에 따라 그 검사 패드들(32) 간에 등전위를 형성할 수 없게 된다. 이로 인하여, 액정패널의 제조공정 및 검사과정에서 검사 패드들(32)을 통해 유입된 정전기가 정전기 방지 회로(36)와 제1 및 제2 구동전압 공급라인(VDDL, VSSL)를 통해 완전히 바이패스되지 못하고 액정패널 내부로 전달되는 문제가 발생하게 된다.
도 4는 검사 패드부의 다른 구성을 도시한 것이다.
도 4에 도시된 검사 패드부는 다수개의 검사 패드들(42)과, 검사 패드들(42) 각각과 접속되는 정전기 방지 회로(46)와, 검사 패드들(42)과 공통 접속된 쇼팅바(44)를 구비한다.
도 4에 도시된 검사 패드들(42)은 화상표시부의 신호라인들과 접속되고, 쇼팅바(44)에 공통 접속된다. 정전기 방지 회로(46)는 검사 패드(42)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 정전기 방지 회로(46)는 제1 구동전압 공급라인(VSSL)과 검사 패드(42)의 출력단 사이에 접속된 제1 다이오드(D1)와, 검사 패드(42)의 출력단와 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 정전기 방지 회로(46)는 검사 패드들(42)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되게 한다. 이에 따라, 정전기 방지 회로(46)는 액정패널 내부의 화상표시부를 정전기로부터 보호하게 된다. 특히, 검사 패드들(42)은 쇼팅바(44)에 의해 등전위를 형성한다. 이에 따라, 스크라이빙 공정으로 쇼팅바(44)가 제거되기 전까지, 검사 패드들(42)로 유입된 정전기가 등전위를 형성하는 검사 패드들(42)로 확산됨으로써, 정전기 방지 회로(36)와 제1 및 제2 구동전압 공급라인(VDDL, VSSL)를 통해 보다 빠르게 바이패스된다.
그러나, 도 4에 도시된 검사 패드부는 스크라이빙 공정으로 쇼팅바(44)가 제거된 이후에는 도 3에 도시된 바와 같이 검사 패드들(42)이 분리되게 되므로 등전위를 형성하지 못하게 된다. 이로 인하여, 스크라이빙 공정 이후에 수행되는 후속공정들과 점등검사 중에 검사 패드들(42)을 통해 유입된 정전기가 정전기 방지 회로(46)와 제1 및 제2 구동전압 공급라인(VDDL, VSSL)를 통해 완전히 바이패스되지 못하고 액정패널 내부로 전달되는 문제가 발생하게 된다.
도 5는 검사 패드부의 또 다른 구성을 도시한 것이다.
도 5에 도시된 검사 패드부는 다수개의 검사 패드들(52)과, 검사 패드들(52) 각각과 접속되는 정전기 방지 회로들(56)과, 검사 패드들(52)과 공통 접속된 쇼팅바(54)와, 검사 패드들(52) 각각과 쇼팅바(54) 사이에 각각 접속된 저항(R)을 구비한다.
도 5에 도시된 검사 패드들(52)은 화상표시부의 신호라인들과 접속되고, 저항(R)을 통해 쇼팅바(54)와 공통 접속된다. 정전기 방지 회로(56)는 검사 패드(52)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 정전기 방지 회로(56)는 제1 구동전압 공급라인(VSSL)과 검사 패드(52)의 출력단 사이에 접속된 제1 다이오드(D1)와, 검사 패드(52)의 출력단와 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 정전기 방지 회로(56)는 검사 패드들(52)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되게 한다. 이에 따라, 정전기 방지 회로(56)는 액정패널 내부의 박막트랜지스터 어레이를 정전기로부터 보호하게 된다. 더불어, 검사 패드(52)로 유입된 정전기는 그라인딩 공정으로 쇼팅바(54)가 제거되기 전까지 저항(R)을 경유하여 쇼팅바(54)로 바이패스된다.
그러나, 저항(R)을 통한 연결이므로 검사 패드(52)로 유입된 정전기가 쇼팅바(54)로 바이패스 되는데 한계가 있어 액정패널 내부로 전달되는 문제가 발생하게 된다.
이와 같이 종래의 검사 패드부는 정전기 방지 회로를 이용하여 액정패널 제조공정 및 검사과정에서 검사 패드로 유입된 정전기로부터 액정패널 내부의 박막트 랜지스터 어레이를 효과적으로 보호하지 못하고 있다.
따라서, 본 발명의 목적은 패드를 통한 정전기 유입을 방지할 수 있는 정전기 방지를 위한 액정패널을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 정전기 방지를 위한 액정패널은 다수의 액정셀들로 구성된 화상표시부와; 상기 화상표시부의 신호라인들에 입력되는 구동신호를 공급하기 위하여 상기 신호라인들에 접속되는 다수의 패드들을 포함하는 신호 패드부를 구비하며, 상기 신호 패드부는, 플로팅게이트를 갖는 박막트랜지스터를 포함하여 상기 다수의 패드들로 유입된 정전기에 의해 상기 다수의 패드들을 쇼팅바와 접속시켜 상기 다수의 패드들이 상기 정전기에 대하여 등전위를 형성하게 하는 정전기 방지 회로를 구비하는 것을 특징으로 한다.
상기 정전기 방지 회로는 상기 다수의 패드들 중 어느 패드에 정상적인 구동신호가 공급되면 그 패드를 쇼팅바 및 다른 패드들과 절연되게 하여 상기 화상표시부의 신호라인들로 공급되게 하는 것을 특징으로 한다.
상기 정전기 방지 회로는 상기 쇼팅바와 접속된 상기 박막트랜지스터의 제1 단자와 상기 플로팅 게이트 사이에 접속된 제1 캐패시터와; 상기 다수의 패드들과 접속된 상기 박막트랜지스터의 제2 단자와 상기 플로팅 게이트 사이에 접속된 제2 캐패시터를 추가로 구비하는 것을 특징으로 한다.
상기 다수의 패드들과 제1 및 제2 구동전압 공급라인 사이에 형성되어 상기 다수의 패드들로 유입되는 정전기를 상기 제1 및 제2 구동전압 공급라인 쪽으로 바이패스시키는 제2 정전기 방지 회로를 추가로 구비하는 것을 특징으로 한다.
상기 다수의 패드들은 상기 다수의 패드들로부터 상기 쇼팅바 제거를 위한 그라인딩 라인 바깥쪽으로 신장되어 적어도 한번 절곡된 다음 상기 다수의 패드들 아래쪽으로 신장된 연결라인을 통해 상기 정전기 방지 회로와 상기 제2 정전기 방지 회로 사이의 노드와 접속된 것을 특징으로 한다.
상기 다수의 패드들은 상기 다수의 패드들로부터 상기 쇼팅바 제거를 위한 그라인딩 라인 바깥쪽으로 신장되어 적어도 한번 절곡된 다음 상기 다수의 패드들 아래쪽으로 신장된 제1 연결라인을 통해 상기 정전기 방지 회로와 접속되고; 상기 다수의 패드들로부터 상기 그라인딩 라인 바깥쪽으로 신장되어 적어도 한번 절곡된 다음 상기 다수의 패드들 아래쪽으로 신장된 제2 연결라인을 통해 상기 제2 정전기 방지 회로와 접속된 것을 특징으로 하는 특징으로 한다.
상기 다수의 패드들은 상기 쇼팅바를 제거하는 그라인딩 공정에 의해 상기 정전기 방지 회로 및 제2 정전기 방지 회로 그리고 상기 화상표시부의 신호라인과 전기적으로 분리되는 것을 특징으로 한다.
상기 노드와 상기 화상표시부의 신호라인들 사이에 접속되어 전류를 제한하는 적어도 하나의 저항을 추가로 구비하는 것을 특징으로 한다.
상기 제2 연결라인과 상기 화상표시부의 신호라인들 사이에 접속되어 전류를 제한하는 적어도 하나의 저항을 추가로 구비하는 것을 특징으로 한다.
상기 다수의 패드들과 상기 쇼팅바 사이에 접속된 적어도 하나의 저항을 추가로 구비하는 것을 특징으로 한다.
상기 신호 패드부는 상기 화상표시부의 신호라인들과 외부의 구동회로를 연결시키는 다수의 연결패드들로 구성된 연결 패드부와; 상기 액정패널 검사를 위하여 상기 화상표시부의 신호라인들과 접속된 다수의 검사 패드들로 구성된 검사 패드부를 구비하고; 상기 정전기 방지 회로는 상기 검사 패드들 각각에 접속된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
이하, 본 발명의 바람직한 실시예들을 도 6 내지 도 11b를 참조하여 상세하게 설명하기로 한다.
도 6은 본 발명의 제1 실시 예에 따른 정전기 방지를 위한 액정패널의 검사패드부를 도시한 것이다.
도 6에 도시된 검사 패드부는 다수개의 검사 패드들(62)과, 검사 패드들(62) 각각과 제1 및 제2 구동전압 공급라인(VDDL, VSSL) 사이에 접속된 제1 정전기 방지 회로(68)와, 검사 패드들(62) 각각과 쇼팅바(64) 사이에 접속된 제2 정전기 방지 회로(69)를 구비한다.
검사 패드들(62)은 화상표시부(도시하지 않음)의 신호라인들과 접속된다. 이러한 검사 패드들(62)은 액정패널의 점등검사 등과 같은 검사과정에서 테스트신호를 인가함과 아울러 액정패널 안정화를 위한 에이징(Aging) 공정에서 바이어스 전압 인가하는데 이용된다.
제1 정전기 방지 회로(68)는 검사 패드(62)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 제1 정전기 방지 회로(68)는 제1 구동전압 공급라인(VSSL)과 검사 패드(62)의 출력단 사이에 접속된 제1 다이오드(D1)와, 검사 패드(62)의 출력단과 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 제1 정전기 방지 회로(68)는 검사 패드들(62)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되게 한다. 이에 따라, 제1 정전기 방지 회로(62)는 액정패널 내부의 화상표시부를 정전기로부터 보호하게 된다.
제2 정전기 방지 회로(69)는 검사 패드(62)와 쇼팅바(64) 사이에 접속된다. 이러한 제2 정전기 방지 회로(69)는 검사 패드(62)를 통해 고전압의 정전기가 유입되는 경우 검사 패드(62)를 쇼팅바(64)와 접속시켜 다른 검사 패드들(62)과 함께 정전기에 대하여 등전위가 형성되게 한다. 이에 따라, 검사 패드(62)로 유입된 정전기를 등전위를 형성하는 쇼팅바(64) 쪽으로 바이패스된다. 이를 위하여, 제2 정전기 방지 회로(69)는 플로팅 상태의 게이트 단자와, 검사 패드(62)와 접속된 소스 단자와, 쇼팅바(64)와 접속된 드레인 단자를 구비하는 플로팅 게이트 박막트랜지스터(FTFT)와, 게이트 단자와 드레인 단자 사이에 접속된 제1 캐패시터(C1)와, 게이트 단자와 소스 단자 사이에 접속된 제2 캐패시터(C2)를 구비한다.
플로팅 게이트 박막트랜지스터(FTFT)에서 게이트 단자는 바이어스(Bias) 라인에 연결되지 않는 플로팅 상태를 유지함에 따라 소스 단자 또는 드레인 단자의 전압에 따라 변동된다. 다시 말하여, 플로팅 게이트 전압(Vg)은 다음 수학식 1과 같이 드레인-소스 간의 전압(Vds)과 비례관계를 갖게 되고, 그 비례정도는 제1 및 제2 캐패시터(C1, C2) 용량에 따라 결정된다.
Figure 112002026136701-pat00001
이에 따라, 검사 패드(62)를 통해 정전기가 유입되어 소스 단자에 고전압이 인가되는 경우 게이트 전압이 상승하여 플로팅 게이트 박막트랜지스터(FTFT)가 턴-온된다. 다시 말하여, 플로팅 게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)으로 도 7에 도시된 그래프의 A 및 C 영역과 같이 수백 V이상의 고전압이 인가되는 경우 채널 저항값이 현저하게 줄어들게 되어 턴-온된다. 이에 따라, 검사 패드(62)로 유입된 정전기가 턴-온된 플로팅 게이트 박막트랜지스터(FTFT)를 통해 쇼팅바(64) 쪽으로 바이패스된다.
이와 달리, 검사 패드(62)를 통해 정상 구동전압이 공급되는 경우 플로팅 게이트 박막트랜지스터(FTFT)는 턴-오프된다. 다시 말하여, 플로팅 게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)으로 도 7에 도시된 그래프의 B 영역과 같이 정상 구동전압(-20V<Vds<20V)이 인가되는 경우 수 ㏁ 수준의 채널저항을 유지하여 턴-오프된다. 이에 따라, 검사 패드(62)에 공급된 정상 구동전압이 화상표시부 쪽으로 공급될 수 있게 된다.
이렇게, 도 6에 도시된 검사 패드부에서는 검사 패드(62)로 정전기가 유입되는 경우 제1 정전기 방지 회로(68) 및 제2 정전기 방지 회로(69)가 구동되어 정전기는 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 쪽으로 바이패스 됨과 아울러 쇼팅바(64) 쪽으로 바이패스되게 된다. 이에 따라, 검사 패드(62)를 통한 정전기가 액정패널 내부로 유입되는 것을 방지하여 정전기로부터 화상표시부를 보호할 수 있게 된다.
특히, 검사 패드(62)는 일체로 제작된 다수의 액정패널들을 스크라이빙 라인(SCL)을 따라 개별적으로 분리해내는 스크라이빙 공정 이후에도 제2 정전기 방지 회로(69)를 통해 쇼팅바(64)에 연결된 구조를 가지게 된다. 이에 따라, 스크라이빙 공정 이후 검사과정에서도 검사 패드(62)를 통한 정전기 유입을 제1 및 제2 정전기 방지 회로(68, 69)에 의해 차단할 수 있게 된다.
그리고 검사 패드(62)는 그라인딩 라인(GRL)을 따라 쇼팅바(64)를 제거하는 그라인딩 공정에서 제1 및 제2 정전기 방지 회로(68, 69)와 화상표시부의 신호라인들과 전기적으로 분리된다. 이를 위하여, 제1 및 제2 정전기 방지 회로(68, 69) 사이의 노드(N1)와 검사 패드(62)를 전기적으로 연결하는 연결라인(66)은 검사 패드(62)의 위쪽으로 신장된 다음 그라인딩 라인(GRL)의 바깥쪽에서 2번 절곡되고 아래쪽으로 신장되어서 검사 패드(62)의 아래에 위치하는 노드(N1)와 접속하게 된다. 이에 따라, 상기 연결라인(66)은 그라인딩 공정에 의해 개방됨으로써 검사 패드(62)가 화상표시부의 신호라인들과 전기적으로 분리됨과 아울러 제1 및 제2 정전기 방지 회로(68, 69)와 전기적으로 분리된다. 이렇게 검사 패드(62)가 전기적으로 분리됨으로써 그라인딩 공정 이후에 검사 패드(62)를 통한 정전기 유입은 차단된다.
도 8a는 본 발명의 제2 실시 예에 따른 정전기 방지를 위한 액정패널의 검사 패드부를 도시한 것이고, 도 8b는 그라인딩 공정 이후의 검사 패드부를 도시한 것이다.
도 8a에 도시된 검사 패드부는 도 6에 도시된 검사 패드부와 대비하여 제1 및 제2 정전기 방지 회로(88, 89) 사이에 저항(R)이 추가된 것을 제외하고는 동일한 구성요소들을 구비한다.
검사 패드들(82)은 화상표시부(도시하지 않음)의 신호라인들과 접속된다. 이러한 검사 패드들(82)은 액정패널의 점등검사 등과 같은 검사과정에서 테스트신호를 인가함과 아울러 액정패널 안정화를 위한 에이징(Aging) 공정에서 바이어스 전압 인가하는데 이용된다.
제1 정전기 방지 회로(88)는 검사 패드(82)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 제1 정전기 방지 회로(88)는 제1 구동전압 공급라인(VSSL)과 검사 패드(82)의 출력단 사이에 접속된 제1 다이오드(D1)와, 검사 패드(82)의 출력단과 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 제1 정전기 방지 회로(88)는 검사 패드들(82)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되게 한다. 이에 따라, 제1 정전기 방지 회로(82)는 액정패널 내부의 화상표시부를 정전기로부터 보호하게 된다.
제2 정전기 방지 회로(89)는 검사 패드(82)와 쇼팅바(84) 사이에 접속된다. 이러한 제2 정전기 방지 회로(89)는 검사 패드(82)를 통해 고전압의 정전기가 유입 되는 경우 검사 패드(82)를 쇼팅바(84)와 접속시켜 다른 검사 패드들(82)과 함께 정전기에 대하여 등전위가 형성되게 한다. 이에 따라, 검사 패드(82)로 유입된 정전기를 등전위를 형성하는 쇼팅바(84) 쪽으로 바이패스된다. 이를 위하여, 제2 정전기 방지 회로(89)는 플로팅 상태의 게이트 단자와, 검사 패드(82)와 접속된 소스 단자와, 쇼팅바(84)와 접속된 드레인 단자를 구비하는 플로팅 게이트 박막트랜지스터(FTFT)와, 게이트 단자와 드레인 단자 사이에 접속된 제1 캐패시터(C1)와, 게이트 단자와 소스 단자 사이에 접속된 제2 캐패시터(C2)를 구비한다.
플로팅 게이트 박막트랜지스터(FTFT)에서 게이트 단자는 바이어스(Bias) 라인에 연결되지 않는 플로팅 상태를 유지함에 따라 소스 단자 또는 드레인 단자의 전압에 따라 변동된다. 다시 말하여, 플로팅 게이트 전압(Vg)은 상기 수학식 1과 같이 드레인-소스 간의 전압(Vds)과 비례관계를 갖게 되고, 그 비례정도는 제1 및 제2 캐패시터(C1, C2) 용량에 따라 결정된다.
이에 따라, 검사 패드(82)를 통해 정전기가 유입되어 소스 단자에 고전압이 인가되는 경우 게이트 전압이 상승하여 플로팅게이트 박막트랜지스터(FTFT)가 턴-온된다. 다시 말하여, 플로팅게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)으로 수백 V이상의 고전압이 인가되는 경우 채널 저항값이 현저하게 줄어들게 되어 턴-온된다. 이에 따라, 검사 패드(82)로 유입된 정전기가 턴-온된 플로팅 게이트 박막트랜지스터(FTFT)를 통해 쇼팅바(84) 쪽으로 바이패스된다.
이와 달리, 검사 패드(82)를 통해 정상 구동전압이 공급되는 경우 플로팅 게이트 박막트랜지스터(FTFT)는 턴-오프된다. 다시 말하여, 플로팅 게이트 박막트랜 지스터(FTFT)는 드레인-소스 간의 전압(Vds)이 정상 구동전압(-20V<Vds<20V)인 경우 수 ㏁ 수준의 채널저항을 유지하여 턴-오프된다. 이에 따라, 검사 패드(82)에 공급된 정상 구동전압이 화상표시부 쪽으로 공급될 수 있게 된다.
이렇게, 도 8a에 도시된 검사 패드부에서는 검사 패드(82)로 정전기가 유입되는 경우 제1 정전기 방지 회로(88) 및 제2 정전기 방지 회로(89)가 구동되어 정전기는 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 쪽으로 바이패스 됨과 아울러 쇼팅바(84) 쪽으로 바이패스되게 된다. 이에 따라, 검사 패드(82)를 통한 정전기가 액정패널 내부로 유입되는 것을 방지하여 정전기로부터 화상표시부를 보호할 수 있게 된다.
제1 및 제2 정전기 방지 회로(88, 89) 사이에 접속된 저항(R)은 전류를 제한한다. 이에 따라, 검사 패드(82)로 유입된 정전기가 제1 및 제2 정전기 방지 회로(88, 89)를 통해 완전히 바이패스되지 않고 화상표시부 쪽으로 유입되는 경우 전류 제한용 저항(R)에 의해 정전기로 인한 화상표시부의 영향을 최소화할 수 있게 된다. 여기서, 전류제한용 저항(R)은 10㏀~1㏁ 범위의 저항값을 갖는 것이 바람직하다.
검사 패드(82)는 일체로 제작된 다수의 액정패널들을 스크라이빙 라인(SCL)을 따라 개별적으로 분리해내는 스크라이빙 공정 이후에도 제2 정전기 방지 회로(89)를 통해 쇼팅바(84)에 연결된 구조를 가지게 된다. 이에 따라, 스크라이빙 공정 이후 검사과정에서도 검사 패드(82)를 통한 정전기 유입을 제1 및 제2 정전기 방지 회로(88, 89)에 의해 차단할 수 있게 된다.
그리고 검사 패드(82)는 그라인딩 라인(GRL)을 따라 쇼팅바(84)를 제거하는 그라인딩 공정에서 도 8b에 도시된 바와 같이 제1 및 제2 정전기 방지 회로(88, 89)와 화상표시부의 신호라인들과 전기적으로 분리된다. 이를 위하여, 제1 및 제2 정전기 방지 회로(88, 89) 사이의 노드(N1)와 검사 패드(82)를 전기적으로 연결하는 연결라인(86)은 검사 패드(82)의 위쪽으로 신장된 다음 그라인딩 라인(GRL)의 바깥쪽에서 2번 절곡되고 아래쪽으로 신장되어서 검사 패드(82)의 아래에 위치하는 노드(N1)와 접속하게 된다. 이에 따라, 상기 연결라인(86)은 그라인딩 공정에 의해 개방됨으로써 검사 패드(82)가 화상표시부의 신호라인들과 전기적으로 분리됨과 아울러 제1 및 제2 정전기 방지 회로(88, 89)와 전기적으로 분리된다. 이렇게 검사 패드(82)가 전기적으로 분리됨으로써 그라인딩 공정 이후에 검사 패드(82)를 통한 액정패널 내부로의 정전기 유입은 차단된다.
도 9는 본 발명의 제3 실시 예에 따른 정전기 방지를 위한 액정패널의 검사패드부를 도시한 것이다.
도 9에 도시된 검사 패드부는 도 8a에 도시된 검사 패드부와 대비하여 전류제한용 저항(R)의 형성위치가 제1 정전기 방지 회로(98)와 화상표시부의 신호라인(도시하지 않음) 사이로 변경된 것을 제외하고는 동일한 구성요소들을 구비한다.
검사 패드들(92)은 화상표시부(도시하지 않음)의 신호라인들과 접속된다. 이러한 검사 패드들(92)은 액정패널의 점등검사 등과 같은 검사과정에서 테스트신호를 인가함과 아울러 액정패널 안정화를 위한 에이징(Aging) 공정에서 바이어스 전압 인가하는데 이용된다.
제1 정전기 방지 회로(98)는 검사 패드(92)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 제1 정전기 방지 회로(98)는 제1 구동전압 공급라인(VSSL)과 검사 패드(92)의 출력단 사이에 접속된 제1 다이오드(D1)와, 검사 패드(92)의 출력단과 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 제1 정전기 방지 회로(98)는 검사 패드들(92)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되게 한다. 이에 따라, 제1 정전기 방지 회로(92)는 액정패널 내부의 화상표시부를 정전기로부터 보호하게 된다.
제2 정전기 방지 회로(99)는 검사 패드(92)와 쇼팅바(94) 사이에 접속된다. 이러한 제2 정전기 방지 회로(99)는 검사 패드(92)를 통해 고전압의 정전기가 유입되는 경우 검사 패드(92)를 쇼팅바(94)와 접속시켜 다른 검사 패드들(92)과 함께 정전기에 대하여 등전위가 형성되게 한다. 이에 따라, 검사 패드(92)로 유입된 정전기를 등전위를 형성하는 쇼팅바(94) 쪽으로 바이패스된다. 이를 위하여, 제2 정전기 방지 회로(99)는 플로팅 상태의 게이트 단자와, 검사 패드(92)와 접속된 소스 단자와, 쇼팅바(94)와 접속된 드레인 단자를 구비하는 플로팅 게이트 박막트랜지스터(FTFT)와, 게이트 단자와 드레인 단자 사이에 접속된 제1 캐패시터(C1)와, 게이트 단자와 소스 단자 사이에 접속된 제2 캐패시터(C2)를 구비한다.
플로팅 게이트 박막트랜지스터(FTFT)에서 게이트 단자는 바이어스(Bias) 라인에 연결되지 않는 플로팅 상태를 유지함에 따라 소스 단자 또는 드레인 단자의 전압에 따라 변동된다. 다시 말하여, 플로팅 게이트 전압(Vg)은 상기 수학식 1과 같이 드레인-소스 간의 전압(Vds)과 비례관계를 갖게 되고, 그 비례정도는 제1 및 제2 캐패시터(C1, C2) 용량에 따라 결정된다.
이에 따라, 검사 패드(92)를 통해 정전기가 유입되어 소스 단자에 고전압이 인가되는 경우 게이트 전압이 상승하여 플로팅게이트 박막트랜지스터(FTFT)가 턴-온된다. 다시 말하여, 플로팅게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)으로 수백 V이상의 고전압이 인가되는 경우 채널 저항값이 현저하게 줄어들게 되어 턴-온된다. 이에 따라, 검사 패드(92)로 유입된 정전기가 턴-온된 플로팅 게이트 박막트랜지스터(FTFT)를 통해 쇼팅바(94) 쪽으로 바이패스된다.
이와 달리, 검사 패드(92)를 통해 정상 구동전압이 공급되는 경우 플로팅 게이트 박막트랜지스터(FTFT)는 턴-오프된다. 다시 말하여, 플로팅 게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)이 정상 구동전압(-20V<Vds<20V)인 경우 수 ㏁ 수준의 채널저항을 유지하여 턴-오프된다. 이에 따라, 검사 패드(92)에 공급된 정상 구동전압이 화상표시부 쪽으로 공급될 수 있게 된다.
이렇게, 도 9에 도시된 검사 패드부에서는 검사 패드(92)로 정전기가 유입되는 경우 제1 정전기 방지 회로(98) 및 제2 정전기 방지 회로(99)가 구동되어 정전기는 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 쪽으로 바이패스 됨과 아울러 쇼팅바(94) 쪽으로 바이패스되게 된다. 이에 따라, 검사 패드(92)를 통한 정전기가 액정패널 내부로 유입되는 것을 방지하여 정전기로부터 화상표시부를 보호할 수 있게 된다.
제2 정전기 방지 회로(99)와 화상표시부의 신호라인 사이에 접속된 저항(R)은 전류를 제한한다. 이에 따라, 검사 패드(92)로 유입된 정전기가 제1 및 제2 정전기 방지 회로(98, 99)를 통해 완전히 바이패스되지 않고 화상표시부 쪽으로 유입되는 경우 전류 제한용 저항(R)에 의해 정전기로 인한 화상표시부의 영향을 최소화할 수 있게 된다. 여기서, 전류제한용 저항(R)은 10㏀~1㏁ 범위의 저항값을 갖는 것이 바람직하다. 이러한 전류 제한용 저항(R)을 제1 및 제2 정전기 방지 회로(98, 99) 사이에 더 추가하는 경우 화상표시부에 대한 정전기 영향을 더욱 최소화할 수 있다.
검사 패드(92)는 일체로 제작된 다수의 액정패널들을 스크라이빙 라인(SCL)을 따라 개별적으로 분리해내는 스크라이빙 공정 이후에도 제2 정전기 방지 회로(99)를 통해 쇼팅바(94)에 연결된 구조를 가지게 된다. 이에 따라, 스크라이빙 공정 이후 검사과정에서도 검사 패드(92)를 통한 정전기 유입을 제1 및 제2 정전기 방지 회로(98, 99)에 의해 차단할 수 있게 된다.
그리고 검사 패드(92)는 그라인딩 라인(GRL)을 따라 쇼팅바(94)를 제거하는 그라인딩 공정에서 제1 및 제2 정전기 방지 회로(98, 99)와 화상표시부의 신호라인들과 전기적으로 분리된다. 이를 위하여, 제1 및 제2 정전기 방지 회로(98, 99) 사이의 노드(N1)와 검사 패드(92)를 전기적으로 연결하는 연결라인(96)은 검사 패드(92)의 위쪽으로 신장된 다음 그라인딩 라인(GRL)의 바깥쪽에서 2번 절곡되고 아래쪽으로 신장되어서 검사 패드(92)의 아래에 위치하는 노드(N1)와 접속하게 된다. 이에 따라, 상기 연결라인(96)은 그라인딩 공정에 의해 개방됨으로써 검사 패드(92)가 화상표시부의 신호라인들과 전기적으로 분리됨과 아울러 제1 및 제2 정전기 방지 회로(98, 99)와 전기적으로 분리된다. 이렇게 검사 패드(92)가 전기적으로 분리됨으로써 그라인딩 공정 이후에 검사 패드(92)를 통한 액정패널 내부로의 정전기 유입은 차단된다.
도 10은 본 발명의 제4 실시 예에 따른 정전기 방지를 위한 액정패널의 검사패드부를 도시한 것이다.
도 10에 도시된 검사 패드부는 도 6에 도시된 검사 패드부와 대비하여 검사 패드(102)가 제2 정전기 방지 회로(109) 이외에도 저항(R)을 통해 쇼팅바(104)와 접속된 것을 제외하고는 동일한 구성요소들을 구비한다.
검사 패드들(102)은 화상표시부(도시하지 않음)의 신호라인들과 접속된다. 이러한 검사 패드들(102)은 액정패널의 점등검사 등과 같은 검사과정에서 테스트신호를 인가함과 아울러 액정패널 안정화를 위한 에이징(Aging) 공정에서 바이어스 전압 인가하는데 이용된다.
제1 정전기 방지 회로(108)는 검사 패드(102)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 제1 정전기 방지 회로(108)는 제1 구동전압 공급라인(VSSL)과 검사 패드(102)의 출력단 사이에 접속된 제1 다이오드(D1)와, 검사 패드(102)의 출력단과 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 제1 정전기 방지 회로(108)는 검사 패드들(102)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되 게 한다. 이에 따라, 제1 정전기 방지 회로(102)는 액정패널 내부의 화상표시부를 정전기로부터 보호하게 된다.
제2 정전기 방지 회로(109)는 검사 패드(102)와 쇼팅바(104) 사이에 접속된다. 이러한 제2 정전기 방지 회로(109)는 검사 패드(102)를 통해 고전압의 정전기가 유입되는 경우 검사 패드(102)를 쇼팅바(104)와 접속시켜 다른 검사 패드들(102)과 함께 정전기에 대하여 등전위가 형성되게 한다. 이에 따라, 검사 패드(102)로 유입된 정전기를 등전위를 형성하는 쇼팅바(104) 쪽으로 바이패스된다. 이를 위하여, 제2 정전기 방지 회로(109)는 플로팅 상태의 게이트 단자와, 검사 패드(102)와 접속된 소스 단자와, 쇼팅바(104)와 접속된 드레인 단자를 구비하는 플로팅 게이트 박막트랜지스터(FTFT)와, 게이트 단자와 드레인 단자 사이에 접속된 제1 캐패시터(C1)와, 게이트 단자와 소스 단자 사이에 접속된 제2 캐패시터(C2)를 구비한다.
플로팅 게이트 박막트랜지스터(FTFT)에서 게이트 단자는 바이어스(Bias) 라인에 연결되지 않는 플로팅 상태를 유지함에 따라 소스 단자 또는 드레인 단자의 전압에 따라 변동된다. 다시 말하여, 플로팅 게이트 전압(Vg)은 상기 수학식 1과 같이 드레인-소스 간의 전압(Vds)과 비례관계를 갖게 되고, 그 비례정도는 제1 및 제2 캐패시터(C1, C2) 용량에 따라 결정된다.
이에 따라, 검사 패드(102)를 통해 정전기가 유입되어 소스 단자에 고전압이 인가되는 경우 게이트 전압이 상승하여 플로팅게이트 박막트랜지스터(FTFT)가 턴-온된다. 다시 말하여, 플로팅게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전 압(Vds)으로 수백 V이상의 고전압이 인가되는 경우 채널 저항값이 현저하게 줄어들게 되어 턴-온된다. 이에 따라, 검사 패드(102)로 유입된 정전기가 턴-온된 플로팅 게이트 박막트랜지스터(FTFT)를 통해 쇼팅바(104) 쪽으로 바이패스된다. 이와 더불어, 검사 패드(102)로 유입된 정전기는 저항(R)을 통해서도 쇼팅바(104)로 바이패스됨으로써 정전기는 보다 신속하게 바이패스될 수 있게 된다.
이와 달리, 검사 패드(102)를 통해 정상 구동전압이 공급되는 경우 플로팅 게이트 박막트랜지스터(FTFT)는 턴-오프된다. 다시 말하여, 플로팅 게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)이 정상 구동전압(-20V<Vds<20V)인 경우 수 ㏁ 수준의 채널저항을 유지하여 턴-오프된다. 이에 따라, 검사 패드(102)에 공급된 정상 구동전압이 화상표시부 쪽으로 공급될 수 있게 된다.
이렇게, 도 10에 도시된 검사 패드부에서는 검사 패드(102)로 정전기가 유입되는 경우 제1 정전기 방지 회로(108) 및 제2 정전기 방지 회로(109)가 구동되어 정전기는 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 쪽으로 바이패스 됨과 아울러 쇼팅바(104) 쪽으로 바이패스 된다. 또한, 검사 패드(102)로 유입된 정전기는 저항(R)을 경유하여 쇼팅바(104)로 바이패스 된다. 이에 따라, 검사 패드(102)를 통한 정전기가 액정패널 내부로 유입되는 것을 방지하여 정전기로부터 화상표시부를 보호할 수 있게 된다.
검사 패드(102)는 일체로 제작된 다수의 액정패널들을 스크라이빙 라인(SCL)을 따라 개별적으로 분리해내는 스크라이빙 공정 이후에도 제2 정전기 방지 회로(109) 및 저항(R)을 통해 쇼팅바(104)에 연결된 구조를 가지게 된다. 이에 따 라, 스크라이빙 공정 이후 검사과정에서도 검사 패드(102)를 통한 정전기 유입을 제1 및 제2 정전기 방지 회로(108, 109)에 의해 차단할 수 있게 된다.
그리고 검사 패드(102)는 그라인딩 라인(GRL)을 따라 쇼팅바(104)를 제거하는 그라인딩 공정에서 제1 및 제2 정전기 방지 회로(108, 109)와 화상표시부의 신호라인들과 전기적으로 분리된다. 이를 위하여, 제1 및 제2 정전기 방지 회로(108, 109) 사이의 노드(N1)와 검사 패드(102)를 전기적으로 연결하는 연결라인(106)은 그라인딩 라인(GRL)의 바깥쪽에서 검사 패드(102)로부터 신장되어 검사 패드(102)의 아래에 위치하는 노드(N1)와 접속하게 된다. 이에 따라, 상기 연결라인(106)은 그라인딩 공정에 의해 개방됨으로써 검사 패드(102)가 화상표시부의 신호라인들과 전기적으로 분리됨과 아울러 제1 및 제2 정전기 방지 회로(108, 109)와 전기적으로 분리된다. 이렇게 검사 패드(102)가 전기적으로 분리됨으로써 그라인딩 공정 이후에 검사 패드(102)를 통한 액정패널 내부로의 정전기 유입은 차단된다.
도 11a는 본 발명의 제5 실시 예에 따른 정전기 방지를 위한 액정패널의 검사패드부를 도시한 것이고, 도 11b는 그라인딩 공정 이후의 검사 패드부를 도시한 것이다.
도 11a에 도시된 검사 패드부는 도 8a에 도시된 검사 패드부와 대비하여 제1 및 제2 정전기 방지 회로(118, 119)가 서로 다른 연결라인(115, 116)을 통해 검사 패드(112)와 접속된 것을 제외하고는 동일한 구성요소들을 구비한다.
검사 패드들(112)은 화상표시부(도시하지 않음)의 신호라인들과 접속된다. 이러한 검사 패드들(112)은 액정패널의 점등검사 등과 같은 검사과정에서 테스트신호를 인가함과 아울러 액정패널 안정화를 위한 에이징(Aging) 공정에서 바이어스 전압 인가하는데 이용된다.
제1 정전기 방지 회로(118)는 검사 패드(112)와 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 사이에 접속된다. 구체적으로, 제1 정전기 방지 회로(118)는 검사 패드(112)에 접속된 제1 연결라인(115)과 제1 구동전압 공급라인(VSSL) 사이에 접속된 제1 다이오드(D1)와, 검사 패드(112)에 접속된 제1 연결라인(115)과 제2 구동전압 공급라인(VDDL) 사이에 접속된 제2 다이오드(D2)로 구성된다. 이러한 제1 정전기 방지 회로(118)는 검사 패드들(112)을 통해 정전기가 유입되는 경우 구동되어 액정패널 내부로 정전기가 유입되지 않고 제1 및 제2 구동전압 공급라인(VDDL, VSSL)을 경유하여 바이패스되게 한다. 이에 따라, 제1 정전기 방지 회로(118)는 액정패널 내부의 화상표시부를 정전기로부터 보호하게 된다.
제2 정전기 방지 회로(119)는 검사 패드(112)와 쇼팅바(114) 사이에 접속된다. 이러한 제2 정전기 방지 회로(119)는 검사 패드(112)를 통해 고전압의 정전기가 유입되는 경우 검사 패드(112)를 쇼팅바(114)와 접속시켜 다른 검사 패드들(112)과 함께 정전기에 대하여 등전위가 형성되게 한다. 이에 따라, 검사 패드(112)로 유입된 정전기를 등전위를 형성하는 쇼팅바(114) 쪽으로 바이패스된다. 이를 위하여, 제2 정전기 방지 회로(119)는 플로팅 상태의 게이트 단자와, 검사 패드(112)와 제2 연결라인(116)을 통해 접속된 소스 단자와, 쇼팅바(114)와 접속된 드레인 단자를 구비하는 플로팅 게이트 박막트랜지스터(FTFT)와, 게이트 단자 와 드레인 단자 사이에 접속된 제1 캐패시터(C1)와, 게이트 단자와 소스 단자 사이에 접속된 제2 캐패시터(C2)를 구비한다.
플로팅 게이트 박막트랜지스터(FTFT)에서 게이트 단자는 바이어스(Bias) 라인에 연결되지 않는 플로팅 상태를 유지함에 따라 소스 단자 또는 드레인 단자의 전압에 따라 변동된다. 다시 말하여, 플로팅 게이트 전압(Vg)은 상기 수학식 1과 같이 드레인-소스 간의 전압(Vds)과 비례관계를 갖게 되고, 그 비례정도는 제1 및 제2 캐패시터(C1, C2) 용량에 따라 결정된다.
이에 따라, 검사 패드(112)를 통해 정전기가 유입되어 소스 단자에 고전압이 인가되는 경우 게이트 전압이 상승하여 플로팅게이트 박막트랜지스터(FTFT)가 턴-온된다. 다시 말하여, 플로팅게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)으로 수백 V이상의 고전압이 인가되는 경우 채널 저항값이 현저하게 줄어들게 되어 턴-온된다. 이에 따라, 검사 패드(112)로 유입된 정전기가 턴-온된 플로팅 게이트 박막트랜지스터(FTFT)를 통해 쇼팅바(114) 쪽으로 바이패스된다.
이와 달리, 검사 패드(112)를 통해 정상 구동전압이 공급되는 경우 플로팅 게이트 박막트랜지스터(FTFT)는 턴-오프된다. 다시 말하여, 플로팅 게이트 박막트랜지스터(FTFT)는 드레인-소스 간의 전압(Vds)이 정상 구동전압(-20V<Vds<20V)인 경우 수 ㏁ 수준의 채널저항을 유지하여 턴-오프된다. 이에 따라, 검사 패드(112)에 공급된 정상 구동전압이 화상표시부 쪽으로 공급될 수 있게 된다.
이렇게, 도 11a에 도시된 검사 패드부에서는 검사 패드(112)로 정전기가 유입되는 경우 제1 정전기 방지 회로(118) 및 제2 정전기 방지 회로(119)가 구동되어 정전기는 제1 및 제2 구동전압 공급라인(VSSL, VDDL) 쪽으로 바이패스 됨과 아울러 쇼팅바(114) 쪽으로 바이패스되게 된다. 이에 따라, 검사 패드(112)를 통한 정전기가 액정패널 내부로 유입되는 것을 방지하여 정전기로부터 화상표시부를 보호할 수 있게 된다.
검사 패드(112)와 제1 정전기 방지 회로(118) 사이에 접속된 저항(R)은 전류를 제한한다. 이에 따라, 검사 패드(112)로 유입된 정전기가 제1 및 제2 정전기 방지 회로(118, 119)를 통해 완전히 바이패스되지 않고 화상표시부 쪽으로 유입되는 경우 전류 제한용 저항(R)에 의해 정전기로 인한 화상표시부의 영향을 최소화할 수 있게 된다. 여기서, 전류제한용 저항(R)은 10㏀~1㏁ 범위의 저항값을 갖는 것이 바람직하다.
검사 패드(112)는 일체로 제작된 다수의 액정패널들을 스크라이빙 라인(SCL)을 따라 개별적으로 분리해내는 스크라이빙 공정 이후에도 제2 정전기 방지 회로(119)를 통해 쇼팅바(114)에 연결된 구조를 가지게 된다. 이에 따라, 스크라이빙 공정 이후 검사과정에서도 검사 패드(112)를 통한 정전기 유입을 제1 및 제2 정전기 방지 회로(118, 119)에 의해 차단할 수 있게 된다.
그리고 검사 패드(112)는 그라인딩 라인(GRL)을 따라 쇼팅바(114)를 제거하는 그라인딩 공정에서 도 11b에 도시된 바와 같이 제1 및 제2 정전기 방지 회로(118, 119)와, 화상표시부의 신호라인들(도시하지 않음)과 전기적으로 분리된다. 이를 위하여, 제1 정전기 방지 회로(118)과 검사 패드(115)를 연결시키는 제1 연결라인(115)은 검사 패드(112)의 위쪽으로 신장된 다음 그라인딩 라인(GRL)의 바 깥쪽에서 절곡되고 아래쪽으로 신장되어 검사 패드(112)의 아래에 위치하는 제1 정전기 방지 회로(118)와 접속하게 된다. 제2 정전기 방지 회로(119)와 검사 패드(112)를 연결시키는 제2 연결라인(116)은 검사 패드(112)의 위쪽으로 신장된 다음 그라인딩 라인(GRL)의 바깥쪽에서 절곡되고 아래쪽으로 신장되어 검사 패드(112)의 아래에 위치하는 제2 정전기 방지 회로(119)와 접속하게 된다. 이에 따라, 제1 및 제2 연결라인(115, 116)은 그라인딩 공정에 의해 개방됨으로써 검사 패드(112)가 화상표시부의 신호라인들과 전기적으로 분리됨과 아울러 제1 및 제2 정전기 방지 회로(118, 119)와 전기적으로 분리된다. 이렇게 검사 패드(112)가 전기적으로 분리됨으로써 그라인딩 공정 이후에 검사 패드(112)를 통한 액정패널 내부로의 정전기 유입은 차단된다.
상술한 바와 같이, 본 발명에 따른 정전기 방지를 위한 액정패널은 패드부로 정전기가 유입되는 경우 제1 정전기 방지 회로와, 플로팅 게이트 박막트랜지스터를 포함하는 제2 정전기 방지 회로를 구동시킨다. 이에 따라, 패드로 유입된 정전기가 제1 및 제2 구동전압 공급라인 쪽으로 바이패스됨과 아울러 등전위를 형성하는 쇼팅바 쪽으로 바이패스되게 함으로써 정전기가 패널 내부로 유입되어 화상표시부를 손상시키는 것을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 다수의 액정셀들로 구성된 화상표시부와;
    상기 화상표시부의 신호라인들에 입력되는 구동신호를 공급하기 위하여 상기 신호라인들에 접속되는 다수의 패드들을 포함하는 신호 패드부를 구비하며,
    상기 신호 패드부는,
    플로팅게이트를 갖는 박막트랜지스터를 포함하여 상기 다수의 패드들로 유입된 정전기에 의해 상기 다수의 패드들을 쇼팅바와 접속시켜 상기 다수의 패드들이 상기 정전기에 대하여 등전위를 형성하게 하는 정전기 방지 회로를 구비하는 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  2. 제 1 항에 있어서,
    상기 정전기 방지 회로는
    상기 다수의 패드들 중 어느 패드에 정상적인 구동신호가 공급되면 그 패드를 쇼팅바 및 다른 패드들과 절연되게 하여 상기 화상표시부의 신호라인들로 공급되게 하는 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  3. 제 1 항에 있어서,
    상기 정전기 방지 회로는
    상기 쇼팅바와 접속된 상기 박막트랜지스터의 제1 단자와 상기 플로팅 게이트 사이에 접속된 제1 캐패시터와;
    상기 다수의 패드들과 접속된 상기 박막트랜지스터의 제2 단자와 상기 플로팅 게이트 사이에 접속된 제2 캐패시터를 추가로 구비하는 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  4. 제 1 항에 있어서,
    상기 다수의 패드들과 제1 및 제2 구동전압 공급라인 사이에 형성되어 상기 다수의 패드들로 유입되는 정전기를 상기 제1 및 제2 구동전압 공급라인 쪽으로 바이패스시키는 제2 정전기 방지 회로를 추가로 구비하는 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  5. 제 1 항에 있어서,
    상기 다수의 패드들은 상기 다수의 패드들로부터 상기 쇼팅바 제거를 위한 그라인딩 라인 바깥쪽으로 신장되어 적어도 한번 절곡된 다음 상기 다수의 패드들 아래쪽으로 신장된 연결라인을 통해 상기 정전기 방지 회로와 상기 제2 정전기 방지 회로 사이의 노드와 접속된 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  6. 제 5 항에 있어서,
    상기 다수의 패드들은,
    상기 다수의 패드들로부터 상기 쇼팅바 제거를 위한 그라인딩 라인 바깥쪽으로 신장되어 적어도 한번 절곡된 다음 상기 다수의 패드들 아래쪽으로 신장된 제1 연결라인을 통해 상기 정전기 방지 회로와 접속되고;
    상기 다수의 패드들로부터 상기 그라인딩 라인 바깥쪽으로 신장되어 적어도 한번 절곡된 다음 상기 다수의 패드들 아래쪽으로 신장된 제2 연결라인을 통해 상기 제2 정전기 방지 회로와 접속된 것을 특징으로 하는 특징으로 하는 정전기 방지를 위한 액정패널.
  7. 제 6 항에 있어서,
    상기 다수의 패드들은 상기 쇼팅바를 제거하는 그라인딩 공정에 의해 상기 정전기 방지 회로 및 제2 정전기 방지 회로 그리고 상기 화상표시부의 신호라인과 전기적으로 분리되는 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  8. 제 6 항에 있어서,
    상기 노드와 상기 화상표시부의 신호라인들 사이에 접속되어 전류를 제한하는 적어도 하나의 저항을 추가로 구비하는 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  9. 제 7 항에 있어서,
    상기 제2 연결라인과 상기 화상표시부의 신호라인들 사이에 접속되어 전류를 제한하는 적어도 하나의 저항을 추가로 구비하는 것을 특징으로 하는 정전기 방지 를 위한 액정패널.
  10. 제 1 항에 있어서,
    상기 다수의 패드들과 상기 쇼팅바 사이에 접속된 적어도 하나의 저항을 추가로 구비하는 것을 특징으로 하는 정전기 방지를 위한 액정패널.
  11. 제 1 항에 있어서,
    상기 신호 패드부는
    상기 화상표시부의 신호라인들과 외부의 구동회로를 연결시키는 다수의 연결패드들로 구성된 연결 패드부와;
    상기 액정패널 검사를 위하여 상기 화상표시부의 신호라인들과 접속된 다수의 검사 패드들로 구성된 검사 패드부를 구비하고;
    상기 정전기 방지 회로는 상기 검사 패드들 각각에 접속된 것을 특징으로 하는 정전기 방지를 위한 액정패널.
KR1020020047867A 2002-08-13 2002-08-13 정전기 방지를 위한 액정패널 KR100555301B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020020047867A KR100555301B1 (ko) 2002-08-13 2002-08-13 정전기 방지를 위한 액정패널
US10/600,757 US7154568B2 (en) 2002-08-13 2003-06-23 Liquid crystal display panel with static electricity prevention circuit
JP2003187635A JP4080384B2 (ja) 2002-08-13 2003-06-30 静電気防止のための液晶パネル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020047867A KR100555301B1 (ko) 2002-08-13 2002-08-13 정전기 방지를 위한 액정패널

Publications (2)

Publication Number Publication Date
KR20040015584A KR20040015584A (ko) 2004-02-19
KR100555301B1 true KR100555301B1 (ko) 2006-03-03

Family

ID=31713120

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020047867A KR100555301B1 (ko) 2002-08-13 2002-08-13 정전기 방지를 위한 액정패널

Country Status (3)

Country Link
US (1) US7154568B2 (ko)
JP (1) JP4080384B2 (ko)
KR (1) KR100555301B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102331644A (zh) * 2011-06-17 2012-01-25 深圳市华星光电技术有限公司 液晶显示器的静电放电保护装置
US11379172B2 (en) 2018-10-17 2022-07-05 Samsung Display Co., Ltd. Display device including a plurality of inspection pads

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555301B1 (ko) * 2002-08-13 2006-03-03 엘지.필립스 엘시디 주식회사 정전기 방지를 위한 액정패널
JP2005062725A (ja) * 2003-08-20 2005-03-10 Toshiba Matsushita Display Technology Co Ltd 表示装置
JP2005156703A (ja) * 2003-11-21 2005-06-16 Seiko Epson Corp 電子装置の静電保護回路、電気光学装置の静電保護回路及び電子機器
US8355015B2 (en) 2004-05-21 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device including a diode electrically connected to a signal line
KR101051012B1 (ko) * 2004-08-06 2011-07-21 삼성전자주식회사 표시 패널용 모기판 및 그의 제조 방법
KR100719537B1 (ko) * 2004-10-14 2007-05-17 삼성에스디아이 주식회사 평판 표시 장치 및 평판 표시장치용 기판
KR20060086178A (ko) 2005-01-26 2006-07-31 삼성전자주식회사 액정 표시 장치
JP2006309110A (ja) * 2005-03-31 2006-11-09 Toshiba Matsushita Display Technology Co Ltd 表示装置、アレイ基板、及び表示装置の製造方法
US8390552B2 (en) * 2005-09-01 2013-03-05 Sharp Kabushiki Kaisha Display device, and circuit and method for driving the same
CN101305412B (zh) * 2005-11-10 2013-04-10 夏普株式会社 显示装置以及具有该显示装置的电子设备
KR101197054B1 (ko) * 2005-11-14 2012-11-06 삼성디스플레이 주식회사 표시 장치
US20120119983A2 (en) * 2006-02-22 2012-05-17 Sharp Kabushiki Kaisha Display device and method for driving same
TWI310675B (en) * 2006-05-17 2009-06-01 Wintek Corp Flat panel display and display panel
JP4211805B2 (ja) * 2006-06-01 2009-01-21 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
KR101490485B1 (ko) * 2008-10-30 2015-02-05 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101362015B1 (ko) * 2008-12-24 2014-02-11 엘지디스플레이 주식회사 정전기 보호회로를 구비한 평판표시장치
KR101375845B1 (ko) * 2009-09-15 2014-03-19 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101635858B1 (ko) * 2010-03-23 2016-07-05 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101702105B1 (ko) * 2010-06-16 2017-02-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
KR101855235B1 (ko) * 2010-12-27 2018-05-09 삼성디스플레이 주식회사 표시 장치
US20130083457A1 (en) * 2011-09-30 2013-04-04 Apple Inc. System and method for manufacturing a display panel or other patterned device
KR102028326B1 (ko) * 2012-12-28 2019-11-14 엘지디스플레이 주식회사 표시장치
US20150022211A1 (en) * 2013-07-19 2015-01-22 Shenzhen China Star Optoelectronics Technology Co., Ltd. Detection circuit for display panel
KR102315889B1 (ko) 2015-04-14 2021-10-21 삼성디스플레이 주식회사 표시 패널
CN105607322A (zh) * 2016-01-04 2016-05-25 京东方科技集团股份有限公司 一种显示面板、显示装置及驱动方法
CN105813365B (zh) * 2016-05-23 2018-01-02 京东方科技集团股份有限公司 一种静电保护电路、显示面板及显示装置
WO2018116263A1 (en) * 2016-12-24 2018-06-28 Indian Institute Of Science Low power electrostatic discharge protection circuit
CN109841535B (zh) * 2019-01-31 2022-04-15 合肥鑫晟光电科技有限公司 阵列基板及其制备方法、显示面板、显示装置
US10893605B2 (en) * 2019-05-28 2021-01-12 Seagate Technology Llc Textured test pads for printed circuit board testing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990036638A (ko) * 1997-10-14 1999-05-25 윤종용 정전기 방전 기능을 가지는 액정 표시 장치 및 그 제조 방법
JPH11295684A (ja) * 1998-04-13 1999-10-29 Seiko Instruments Inc Ｌｃｄコントローラーｉｃの保護回路
KR20020044420A (ko) * 2000-12-06 2002-06-15 윤종용 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로
KR20020050037A (ko) * 2000-12-20 2002-06-26 구본준, 론 위라하디락사 신호라인 검사를 위한 액정표시장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0980471A (ja) 1995-09-07 1997-03-28 Sony Corp 液晶表示装置の保護回路
KR980003731A (ko) * 1996-06-11 1998-03-30 김광호 표시 패널용 정전 파괴 보호 장치 및 그 제조 방법
US6175394B1 (en) * 1996-12-03 2001-01-16 Chung-Cheng Wu Capacitively coupled field effect transistors for electrostatic discharge protection in flat panel displays
US6337722B1 (en) * 1997-08-07 2002-01-08 Lg.Philips Lcd Co., Ltd Liquid crystal display panel having electrostatic discharge prevention circuitry
KR100555301B1 (ko) * 2002-08-13 2006-03-03 엘지.필립스 엘시디 주식회사 정전기 방지를 위한 액정패널

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990036638A (ko) * 1997-10-14 1999-05-25 윤종용 정전기 방전 기능을 가지는 액정 표시 장치 및 그 제조 방법
JPH11295684A (ja) * 1998-04-13 1999-10-29 Seiko Instruments Inc Ｌｃｄコントローラーｉｃの保護回路
KR20020044420A (ko) * 2000-12-06 2002-06-15 윤종용 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로
KR20020050037A (ko) * 2000-12-20 2002-06-26 구본준, 론 위라하디락사 신호라인 검사를 위한 액정표시장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102331644A (zh) * 2011-06-17 2012-01-25 深圳市华星光电技术有限公司 液晶显示器的静电放电保护装置
CN102331644B (zh) * 2011-06-17 2013-05-15 深圳市华星光电技术有限公司 液晶显示器的静电放电保护装置
US11379172B2 (en) 2018-10-17 2022-07-05 Samsung Display Co., Ltd. Display device including a plurality of inspection pads

Also Published As

Publication number Publication date
US20040032544A1 (en) 2004-02-19
KR20040015584A (ko) 2004-02-19
JP2004078187A (ja) 2004-03-11
US7154568B2 (en) 2006-12-26
JP4080384B2 (ja) 2008-04-23

Similar Documents

Publication Publication Date Title
KR100555301B1 (ko) 정전기 방지를 위한 액정패널
US7675600B2 (en) Liquid crystal display panel and liquid crystal display apparatus having the same
KR100353955B1 (ko) 신호라인 검사를 위한 액정표시장치
US5657139A (en) Array substrate for a flat-display device including surge protection circuits and short circuit line or lines
KR100831344B1 (ko) 전자 디바이스
US6342931B2 (en) Active-matrix substrate and inspecting method thereof
KR101362015B1 (ko) 정전기 보호회로를 구비한 평판표시장치
KR100993420B1 (ko) 액정표시장치
US8208083B2 (en) Mother substrate for use in production of a liquid crystal display panel, manufacturing method thereof and display panel
KR100800330B1 (ko) 라인 온 글래스형 신호라인 검사를 위한 액정표시패널
KR100528697B1 (ko) 액정표시장치의 검사방법 및 장치
JP2004246202A (ja) 静電放電保護回路を有する電子装置
US10134777B2 (en) Thin film transistor substrate and display device including the same
JP4252528B2 (ja) アクティブマトリクス型液晶表示パネル及びその検査方法
KR20010030494A (ko) 액정표시장치 및 그 회로단선 보수방법
US20220004067A1 (en) Display device
KR100299686B1 (ko) 정전기방전기능을가지는액정표시장치및그제조방법
KR20040079823A (ko) 정전기로부터 내부 회로를 보호하는 보호 회로를 갖는반도체 장치
KR102222274B1 (ko) 액정표시장치
JP2005234492A (ja) 表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法
KR20000007892A (ko) 액정 표시 장치용 패널
KR101043678B1 (ko) 액정표시장치
KR20030095905A (ko) 라인 온 글래스형 액정패널 및 그 제조방법
KR101174779B1 (ko) 라인 온 글래스형 액정표시장치
KR100924228B1 (ko) 액정 표시 패널 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170116

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190114

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 15