JP4211805B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明は、素子基板上で信号線が静電保護素子を介して共通配線に電気的に接続された電気光学装置、およびこの電気光学装置を備えた電子機器に関するものである。

液晶装置、エレクトロルミネッセンス表示装置、撮像装置などの電気光学装置のうち、例えば、アクティブマトリクス型の液晶装置に用いられている素子基板には、図１６（ａ）に示すように、互いに交差して延びた複数のデータ線６ａおよび複数の走査線３ａと、データ線６ａと走査線３ａとの交差部に対応して構成された複数の画素領域１ｅとが形成されている。

このような素子基板１０では基体として絶縁基板が用いられている。このため、製造工程に素子基板１０に侵入した静電気によって、画素領域１ｅに形成した画素トランジスタ１ｃが損傷しないように、素子基板１０では、データ線６ａおよび走査線３ａを、双方向ダイオード素子Ｄiからなる静電保護素子を介して共通配線ＶＣＯＭに電気的に接続し、この共通配線ＶＣＯＭを、双方向ダイオード素子Ｄiからなる静電保護素子を介してガードリングに電気的に接続した構造が採用されている。このような双方向ダイオード素子Ｄiは、図１６（ｂ）に示すように、一対のソース・ドレイン電極、チャネル領域を備えた半導体層、およびチャネル領域にゲート絶縁膜を介して対向するゲート電極を備えた半導体素子１ｓを互いに逆向きに電気的に接続するとともに、いずれの半導体素子１ｓにおいても、ソース・ドレイン電極のうちの一方をゲート電極に接続した構造を備えている（例えば、特許文献１参照）。
特開２００４−３０３９２５号公報

ここに本願出願人は、図１７に示すように、素子基板１０上にセンサ素子１ｈおよびセンサ用信号線１ｊを形成して照度や温度などの状態量を検出し、それに応じて液晶装置における表示動作を制御することを提案するものである。その場合、センサ素子１ｈについても静電気から保護する必要があることから、センサ用信号線１ｊについても共通配線ＶＣＯＭに電気的に接続することが好ましい。

しかしながら、センサ用信号線１ｊを共通配線ＶＣＯＭに電気的に接続すると、センサ素子１ｈからの信号出力が共通配線ＶＣＯＭに漏れてしまうという問題点がある。そこで、図１７に示すように、双方向ダイオード素子Ｄiからなる静電保護素子を介してセンサ用信号線１ｊを共通配線ＶＣＯＭに電気的に接続した構成が考えられる。しかしながら、センサ用信号線１ｊに対する静電保護素子として、例えば、図１６（ｂ）に示すような双方向ダイオード素子Ｄiを用いた場合には、双方向ダイオード素子Ｄiの漏れ電流がセンサ素子１ｈからの信号出力に影響を及ぼし、検出精度が低下するという問題点がある。かかる問題点は、特許文献１に開示されているように、製造工程の終盤で双方向ダイオード素子Ｄiを切り離せば解消できるものの、かかる工程を追加すると生産性が低下するとともに、双方向ダイオード素子Ｄiの位置によって切り離しが不可能である。

以上の問題点に鑑みて、本発明の課題は、素子基板上に形成したセンサ素子を静電気から保護でき、かつ、センサ素子による検出を高い精度で行うことのできる電気光学装置、およびこの電気光学装置を用いた電子機器を提供することにある。

上記目的を達成するために、本発明では、画素表示領域には、複数のデータ線と、複数の走査線と、前記複数のデータ線と前記複数の走査線とに接続された複数の画素トランジスタと、が形成されてなる素子基板を備えた電気光学装置において、
前記素子基板には、前記画素表示領域の端部に、センサ素子と、該センサ素子から信号出力を行うセンサ用信号線と、共通配線と、が形成され、前記センサ用信号線と前記共通配線との間にはスイッチング素子が介挿され、前記センサ素子動作時に、前記スイッチング素子に対しては、該スイッチング素子を非導通状態とする信号を供給する制御用配線が形成されていることを特徴とする。

本発明は、前記センサ用信号線と前記共通配線との間に、前記スイッチング素子に直列に電気的に接続された双方向ダイオード素子が介挿されている構成の場合にも適用することができる。

本発明では、素子基板上にセンサ素子が形成されているため、このセンサ素子によって、例えば電気光学装置が置かれた環境での照度を検出し、照度に対応した条件で電気光学装置での画像表示を行うことができる。また、センサ素子から信号出力を行うセンサ用信号線は、スイッチング素子を介して共通配線に電気的に接続されているので、電気光学装置の製造途中などにおいて素子基板に静電気が侵入した場合でも、かかる静電気をスイッチング素子を介して共通配線に逃がすことができ、センサ素子を静電気から保護することができる。ここで、スイッチング素子には制御用配線が形成されているため、制御用配線からスイッチング信号を印加してスイッチング素子を非導通状態とすることができるので、共通配線や、双方向ダイオード素子の漏れ電流などは、センサ素子から出力される信号に影響を及ぼさない。それ故、素子基板上に形成したセンサ素子を静電気から保護するように構成した場合でも、センサ素子による検出を高い精度で行うことができる。

本発明において、前記スイッチング素子は、ソース電極と、ドレイン電極と、チャネル領域を備えた半導体層と、当該チャネル領域にゲート絶縁膜を介して対向するゲート電極とを有する半導体素子であって、当該ゲート電極に前記制御用配線が電気的に接続されており、前記ゲート電極は、前記ソース電極および前記ドレイン電極のいずれに対しても寄生容量のみを介して結合されたフローティングゲートである構成を採用することができる。このように構成すると、ソース・ドレイン電極の間に静電気によって高電圧が印加された場合、ソース電極とゲート電極との間の寄生容量と、ドレイン電極とゲート電極との間の寄生容量によって、ソース・ドレイン電極の間に印加された高電圧が分割されてゲート電極に印加される結果、スイッチング素子が導通状態となる。従って、静電気などを共通配線に逃がすことができる。また、このようなスイッチング素子は、製造工程の比較的早い時期に完成し、製造工程の比較的早い時期からセンサ素子を静電気から保護することができる。

本発明において、前記スイッチング素子は、ソース電極と、ドレイン電極と、チャネル領域を備えた半導体層と、当該チャネル領域にゲート絶縁膜を介して対向するゲート電極とを有する半導体素子であって、当該ゲート電極に前記制御用配線が電気的に接続されており、前記ゲート電極は、前記ソース電極および前記ドレイン電極のいずれに対しても容量素子のみを介して電気的に接続されたフローティングゲートである構成を採用してもよい。このように構成すると、ソース・ドレイン電極の間に静電気によって高電圧が印加された場合、ソース電極とゲート電極との間の容量素子と、ドレイン電極とゲート電極との間の容量素子によって、ソース・ドレイン電極の間に印加された高電圧が分割されてゲート電極に印加される結果、スイッチング素子が導通状態となる。従って、静電気などを共通配線に逃がすことができる。また、このようなスイッチング素子は、製造工程の比較的早い時期に完成し、製造工程の比較的早い時期からセンサ素子を静電気から保護することができる。

本発明において、前記スイッチング素子では、例えば、前記ソース電極および前記ドレイン電極が各々、前記ゲート電極と絶縁膜を介して対向して前記容量素子が構成されている。

本発明において、前記センサ素子は、ソース電極、ドレイン電極、チャネル領域を備えた半導体層、および当該チャネル領域にゲート絶縁膜を介して対向するゲート電極を有する半導体素子と、該半導体素子に並列に電気的に接続された容量素子と、を備え、当該容量素子に対する充電を行った後、当該半導体素子を介しての放電特性に基づいて状態量が検出される構成を採用することができる。

本発明において、前記スイッチング素子と前記センサ素子は、ソース電極同士、ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成されていることが好ましい。このように構成すると、共通の製造工程によって、スイッチング素子とセンサ素子とを形成することができる。

本発明において、前記センサ素子のチャネル領域は、アモルファスシリコン膜、低温プロセスで形成した多結晶ポリシリコン、高温プロセスで形成した多結晶ポリシリコンなどを用いることができる。但し、これらの半導体膜のうち、アモルファスシリコン膜をセンサ素子のチャネル領域として用いると、照度などに対する感度の高いセンサ素子を構成することができる。

本発明において、前記センサ素子は、例えば、光センサ素子を構成している。本発明において、前記センサ素子は、温度センサ素子を構成する場合もある。

本発明において、前記画素トランジスタは、ソース電極、ドレイン電極、チャネル領域を備えた半導体層、およびチャネル領域にゲート絶縁膜を介して対向するゲート電極を有し、該画素トランジスタには画素電極が電気的に接続され、当該画素トランジスタと前記スイッチング素子とは、ソース電極同士、ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成されていることが好ましい。このように構成すると、共通の製造工程によって、画素トランジスタとスイッチング素子とを形成することができる。

本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いることができる。

以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を相違させてある。また、以下の説明では、図１６および図１７に示した例との対応が明確になるように、共通する機能を有する部分には同一の符号を付して説明する。また、以下に説明する画素トランジスタ、双方向ダイオード素子、スイッチング素子およびセンサ素子は、一対のソース・ドレイン電極を備えたＭＩＳ型半導体素子構造を備えており、一対のソース・ドレイン電極を別々に指示する場合、便宜上、ある期間にチャネル領域を電流が流れる方向に着目してソース電極あるいはドレイン電極と区別して表現してある。

［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、本発明の実施の形態１に係る液晶装置（電気光学装置
）をその上に形成された各構成要素とともに対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ）、（ｂ）において、本形態の液晶装置１００は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔｉｃ）モードの透過型のアクティブマトリクス型の液晶装置１００である。この液晶装置１００では、シール５２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶５０が保持されている。

素子基板１０において、シール５２の外側に位置する端部領域には、走査線駆動回路およびデータ線駆動回路が構成された駆動用ＩＣ１０１、１０２が実装されているとともに、基板辺に沿って実装端子１０６が形成されている。シール５２は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。図示を省略するが、シール５２には、その途切れ部分によって液晶注入口が形成され、液晶５０を注入した後、封止材により封止されている。

素子基板１０には、後述する画素トランジスタの他、画素電極９ａがマトリクス状に形成され、その表面に配向膜（図示せず）が形成されている。対向基板２０には、シール５２の内側領域に遮光性材料からなる額縁５３（図１（ｂ）では図示を省略）が形成され、その内側が画像表示領域１ａになっている。対向基板２０には、図示を省略するが、各画素領域の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜が形成され、その上層側には、対向電極２１および配向膜（図示せず）が形成されている。また、図１（ｂ）では図示を省略するが、対向基板２０において、素子基板１０の各画素領域に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成され、それにより、液晶装置１００をモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。

また、素子基板１０の端部には実装端子１０６に対してフレキシブル配線基板１０５が接続されており、このフレキシブル配線基板１０５には、後述するセンサ素子に対するセンサ制御回路などを備えたセンサ駆動用ＩＣ１０３が実装されている。

ここで、駆動用ＩＣ１０１、１０２としては、走査線駆動回路およびデータ線駆動回路が各々形成されたものを３つ用いた例を示してあるが、１つの駆動用ＩＣ１０１、１０２に走査線駆動回路およびデータ線駆動回路の双方が形成されている構成を採用してもよい。また、本形態では、フレキシブル配線基板１０５にセンサ駆動用ＩＣ１０３が実装されている構造を採用しているが、センサ駆動用ＩＣ１０３も素子基板１０に実装されている構成を採用してもよい。さらに、センサ制御回路などが走査線駆動回路およびデータ線駆動回路とともに共通のＩＣに内蔵されている構成を採用してもよい。

（素子基板１０の全体構成）
図２（ａ）、（ｂ）は、図１に示す液晶装置１００の素子基板１０の電気的な構成を示すブロック図、およびセンサ駆動用ＩＣ１０３の構成を示すブロック図である。

図２（ａ）に示すように、素子基板１０には、画像表示領域１ａ（右上がりの斜線を付した領域）に相当する領域に複数のデータ線６ａ（ソース線）および走査線３ａ（ゲート線）が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に複数の画素領域１ｅが構成されている。これらの画素領域１ｅには、液晶の配向状態を制御するための画素トランジスタ１ｃがＭＩＳ型の半導体素子（薄膜トランジスタ）によって形成され、画素トランジスタ１ｃのソースにはデータ線６ａが電気的に接続し、画素トランジ
スタ１ｃのゲートには走査線３ａが電気的に接続している。なお、画像表示領域１ａの周りには、画素領域１ｅと同一の構成を備えたダミーの画素領域１ｅ′が形成されている。ここで、データ線６ａおよび走査線３ａは駆動用ＩＣ１０１、１０２から延びている。なお、図示を省略するが、素子基板１０には、各画素に対して保持容量を形成するための容量線が形成される場合があり、保持容量を前段の走査線３ａとの間に構成する場合には容量線は省略される。

ここで、素子基板１０は基体がガラス基板などの絶縁基板からなり、製造工程中、データ線６ａや走査線３ａに静電気が侵入すると、静電気によって画素トランジスタ１ｃが破壊されることがある。例えば、素子基板１０に対する成膜時やエッチング時に素子基板１０がプラズマに晒された際や、搬送時に素子基板１０が搬送アームと接触した際に、素子基板１０が静電気を帯び、データ線６ａや走査線３ａに静電気が侵入することがある。そこで、大型基板から素子基板１０として切り出す領域の外周側にガードリング（図示せず）と称せられる配線を形成しておき、素子基板１０上の共通配線ＶＣＯＭを双方向ダイオード素子Ｄｉを介してガードリングと接続するとともに、共通配線ＶＣＯＭとデータ線６ａとの間、および共通配線ＶＣＯＭと走査線３ａとの間に双方向ダイオード素子Ｄｉからなる静電保護素子を介挿してある。従って、素子基板１０の製造工程中、データ線６ａおよび走査線３ａに侵入した静電気を双方向ダイオード素子Ｄiを介して共通配線ＶＣＯＭに逃がすとともに、共通配線ＶＣＯＭに侵入した静電気を双方向ダイオード素子Ｄiを介してガードリングに逃がすことができる。それ故、素子基板１０の製造工程において、画素トランジスタ１ｃを静電気から保護することができる。なお、液晶装置１００に用いられている段階で、ガードリングは素子基板１０から切り離されているが、双方向ダイオード素子Ｄiは素子基板１０上に残されている。但し、双方向ダイオード素子Ｄiは、後述するように、ＭＩＳ型の半導体素子１ｓにおいてドレインとゲートを接続させてなるＭＩＳ型ダイオードを２つ、逆向きに並列接続された構造を備えており、しきい値電圧の制御が容易であり、リーク電流も比較的低いので、液晶装置１００の段階で素子基板１０上に双方向ダイオード素子Ｄiが残っていても表示動作などに支障はない。

（素子基板１０の詳細構成）
図３（ａ）、（ｂ）は、図１に示す液晶装置１００の素子基板１０に構成したセンサ素子などの電気的な構成を示すブロック図であり、図３（ａ）には、素子基板に外部回路を搭載する前の状態を示し、図３（ｂ）には外部回路を搭載した後の構成を示してある。

図２（ａ）および図３（ａ）、（ｂ）に示すように、本形態の液晶装置１００に用いた素子基板１０では、画素表示領域１ａの端部（画素領域１ｅが配置されている領域の端部）には、画素表示領域１ａの１辺に沿って、照度などの状態量を検出するための複数のセンサ素子１ｆを備えたセンサ素子形成領域１ｘが形成され、このセンサ素子形成領域１ｘに対して外側には、センサ素子１ｆによる検出を行う際の比較に用いられる参照用の複数のセンサ素子１ｆ′を備えた参照用センサ素子形成領域１ｘ′が形成されている。これらの領域のうち、センサ素子形成領域１ｘは外光が届くように形成されている一方、参照用センサ素子形成領域１ｘ′は、対向基板２０に形成された遮光膜や、液晶装置１００のフレームなどによって覆われ、外光が届かないようになっている。

これらのセンサ素子１ｆ、１ｆ′の詳細な構造については、後述するが、いずれも、ＭＩＳ型の半導体素子１ｈと、この半導体素子１ｈに並列に電気的に接続された容量素子１ｉとによって構成されている。

また、素子基板１０において、画素領域１ｅが配置されている領域の端部には、センサ素子１ｆ、１ｆ′の一対のソース・ドレイン電極の一方（ドレイン電極）からの信号出力を行うためのセンサ用信号線１ｊ、１ｊ′が形成されており、センサ用信号線１ｊ、１ｊ
′は、センサ駆動用ＩＣ１０３に電気的に接続されている。なお、センサ用信号線１ｊ、１ｊ′は各々、キャパシタからなるノイズフィルタ素子１ｔ、１ｔ′を介しても共通配線ＶＣＯＭに電気的に接続されている。

さらに、素子基板１０上には、センサ駆動用ＩＣ１０３からセンサ素子形成領域１ｘ、および参照用センサ素子形成領域１ｘ‘に向けては共通のゲートオフ用配線１ｍが延びており、このゲートオフ配線１ｍは、途中で分岐して、センサ素子形成領域１ｘに形成されているセンサ素子１ｆのゲート電極、および参照用センサ素子形成領域１ｘ′に形成されている参照用センサ素子１ｆ′のゲート電極に電気的に接続されている。なお、センサ素子１ｆ、１ｆ′の一対のソース・ドレイン電極の他方（ソース電極）には共通配線ＶＣＯＭが電気的に接続している。

このように構成した素子基板１０において、センサ素子１ｆ、１ｆ′を静電気から保護することを目的に、画素領域１ｅが配置されている領域の端部では、センサ用信号線１ｊ、１ｊ′と共通配線ＶＣＯＭとの間に双方向ダイオード素子Ｄiからなる静電保護素子が介挿されている。また、ゲートオフ用配線１ｍと共通配線ＶＣＯＭとの間にも、双方向ダイオード素子Ｄiからなる静電保護素子が介挿されている。さらに、素子基板１０では、センサ用信号線１ｊ、１ｊ′と共通配線ＶＣＯＭとの間には、双方向ダイオード素子Ｄiに直列接続されたスイッチング素子１ｄが介挿されている。また、ゲートオフ用配線１ｍと共通配線ＶＣＯＭとの間にも、双方向ダイオード素子Ｄiに直列接続されたスイッチング素子１ｄが介挿されている。

このようなスイッチング素子１ｄは、その詳細な構造については後述するが、ＭＩＳ型の半導体素子１ｙによって構成されている。ここで、半導体素子１ｙでは、ゲート電極がソース・ドレイン電極のいずれとも短絡せず、フローティングゲート状態にある。

また、素子基板１０上には、スイッチング素子１ｄに対して、半導体素子１ｙを非導通状態とするゲート電圧をゲート電極に供給するための制御用配線１ｎが形成されており、この制御用配線１ｎは、センサ駆動用ＩＣ１０３から延びて半導体素子１ｙのゲート電極に電気的に接続している。

なお、このように構成したセンサ素子１ｆ、１ｆ′に対する信号処理などを行うことを目的に、図２（ｂ）に示すように、センサ駆動用ＩＣ１０３には、ＣＰＵなどの制御部１０３ａによる制御の下、センサ素子１ｆ、１ｆ′からの信号出力などを行う入力制御部１０３ｘと、センサ素子１ｆ、１ｆ′からの信号出力を処理する信号処理部部１０３ｙとが構成されている。ここで、入力制御部１０３ｘは、センサ素子１ｆ、１ｆ′からの信号入力を切り替えるスイッチ回路１０３ｂ、１０３ｂ′と、スイッチ回路１０３ｂ、１０３ｂ′を介して入力されたセンサ出力を増幅するアンプ回路１０３ｃ、１０３ｃ′とを備えている。信号処理部部１０３ｙは、センサ出力にアナログ−デジタル変換を行うＡ／Ｄコンバータ回路１０３ｄ、１０３ｄ′と、センサ素１ｆからの出力と参照用のセンサ素子１ｆ′から出力に減算処理を施す演算回路１０３ｅと、この演算回路１０３ｅにより得られたセンサ信号をしきい値１０３ｇと比較して比較回路１０３ｆと、この比較回路１０３ｇでの比較結果に基づいて明るさ信号（照度信号）を求めて出力する信号出力部１０３ｈとが構成されている。

（画素トランジスタ１ｃの構成）
図４（ａ）、（ｂ）は各々、素子基板１０に形成された画素領域１ｅの３つ分の平面図、およびＡ４−Ａ４′断面図である。図４（ａ）に示すように、データ線６ａと走査線３ａとに囲まれた画素領域１ｅには、ボトムゲート型の薄膜トランンジスタからなる画素トランジスタ１ｃのチャネル領域を構成する半導体層２ａが形成されている。また、走査線
３ａからの突出部分によってゲート電極３ｂが形成されている。半導体層２ａのうち、ソース側の端部には、データ線６ａの一部がソース電極６ｂとして重なっており、ドレイン側の端部にはドレイン電極６ｃが重なっている。また、ドレイン電極６ｃに対しては、画素電極９ａがコンタクトホール８１を介して電気的に接続している。

このように構成した画素トランジスタ１ｃの断面は、図４（ｂ）に示すように表される。まず、ガラス基板や石英基板からなる絶縁基板１１上には、走査線３ａ（ゲート電極３ｂ）が形成されている。ゲート電極３ｂの上層側にはゲート絶縁膜４が形成されている。ゲート絶縁膜４の上層のうち、ゲート電極３ｂと部分的に重なる領域には、画素トランジスタ１ｃのチャネル領域を構成する半導体層２ａが形成されている。半導体層２ａのうち、ソース領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層７ａ、およびソース電極６ｂが積層され、ドレイン領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層７ｂ、およびドレイン電極６ｃが積層されている。

ゲート絶縁膜４は、例えば、シリコン窒化膜からなる。走査線３ａは、例えば、アルミニウム合金膜とモリブデン膜との多層膜である。半導体層２ａは、例えば、アモルファスシリコン膜からなり、オーミックコンタクト層７ａ、７ｂは、例えば、リンがドープされたｎ⁺型のアモルファスシリコン膜からなる。データ線６ａ（ソース電極６ｂ）およびドレイン電極６ｃはいずれも、例えば、下層側から上層側に向けて、モリブデン膜、アルミニウム膜、およびモリブデン膜を積層した３層構造を備えている。

ソース電極６ｂおよびドレイン電極６ｃの上層側にはパッシベーション膜８（保護膜／層間絶縁膜）が形成されており、パッシベーション膜８は、例えば、シリコン窒化膜からなる。パッシベーション膜８の上層には画素電極９ａが形成されており、画素電極９ａは、パッシベーション膜８に形成されたコンタクトホール８１を介してドレイン電極６ｃに電気的に接続している。画素電極９ａは、例えば、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる。

（双方向ダイオード素子Ｄiの構成）
図５（ａ）、（ｂ）、（ｃ）は各々、素子基板１０に形成された双方向ダイオードＤiの等価回路図、平面図、およびＡ５−Ａ５′断面図である。図５（ａ）、（ｂ）、（ｃ）に示すように、双方向ダイオード素子Ｄiでは、一対のソース・ドレイン電極６ｄ、６ｅ、チャネル領域を備えた半導体層２ｂ、およびチャネル領域にゲート絶縁膜４を介して対向するゲート電極３ｃを備えたＭＩＳ型の半導体素子１ｓを２つ、互いに逆向きに並列に電気的に接続するとともに、いずれの半導体素子１ｓにおいても、一対のソース・ドレイン電極のうち、ドレイン電極６ｅをゲート電極３ｃに接続した構造を備えている。ここで、一方の半導体素子１ｓのドレイン電極６ｅ、および他方の半導体素子１ｓのソース電極６ｄは、データ線６ａあるいは走査線３ａに接続され、一方の半導体素子のソース電極６ｄ、および他方の半導体素子のドレイン電極６ｅは、共通配線ＶＣＯＭに接続されている。

このように構成した双方向ダイオード素子Ｄiにおいて、一対の半導体素子１ｓは同一構造を有しており、これらの半導体素子１ｓの断面構造を図５（ｃ）を参照して説明する。図５（ｃ）に示すように、双方向ダイオード素子Ｄiにおいて、半導体素子１ｓでは、画素トランジスタ１ｃと同様、絶縁基板１１上にゲート電極３ｃが形成され、このゲート電極３ｃの上層側にはゲート電極３ｃを覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４の上層のうち、ゲート電極３ｃと部分的に重なる領域には、チャネル領域を備えた半導体層２ｂが形成されている。半導体層２ｂの一方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびソース・ドレイン電極６ｄ、６ｅのうち、ソース電極６ｄが積層され、半導体層２ｂの他方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｄ、およびソース・ドレイン電極６ｄ、６ｅのうち、ドレイン電極６ｅが積層されている。また、ソース・ドレイン電極６ｄ、６ｅの上層側にはパッシベーション膜８が形成されている。パッシベーション膜８の上層には、ＩＴＯ膜からなる中継電極９ｂが形成され、この中継電極９ｂは、パッシベーション膜８に形成されたコンタクトホール８２を介してドレイン電極６ｅに電気的に接続し、パッシベーション膜８およびゲート絶縁膜４に形成されたコンタクトホール８３を介してゲート電極３ｃに電気的に接続している。

ここで、双方向ダイオード素子Ｄiと画素トランジスタ１ｃとは、ソース・ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成され、中継電極９ｂは画素電極９ａと同一の層上に同一材料により形成されており、双方向ダイオード素子Ｄiおよび画素トランジスタ１ｃについては共通の工程によって形成することができる。

（スイッチング素子１ｄの構成）
図６（ａ）、（ｂ）、（ｃ）、（ｄ）は各々、素子基板１０に形成されたスイッチング素子１ｄの等価回路図、平面図、Ａ６−Ａ６′断面図、およびスイッチング素子１ｄのＩ−Ｖ特性を示すグラフである。

図６（ａ）、（ｂ）、（ｃ）に示すように、スイッチング素子１ｄは、一対のソース・ドレイン電極６ｆ、６ｇ、チャネル領域を備えた半導体層２ｃ、およびチャネル領域にゲート絶縁膜４を介して対向するゲート電極３ｄを備えたＭＩＳ型の半導体素子１ｙからなる。本形態では、半導体素子１ｙのドレイン電極６ｇはセンサ用信号線１ｊ、１ｊ′、およびゲートオフ用配線１ｍに接続され、ソース電極６ｆは、共通配線ＶＣＯＭに接続されている。また、ゲート電極３ｄには、半導体素子１ｙを非導通状態とするための制御用配線１ｎが電気的に接続されている。

ここで、半導体素子１ｙは、図６（ｂ）に示すように、ソース・ドレイン電極６ｆ、６ｇ、半導体層２ｃ、およびゲート電極３ｄの重なり部分ΔＷ、ΔＬが存在し、かかる重なり部分ΔＷ、ΔＬに起因して、図６（ａ）に示すように、ソース電極６ｆとゲート電極３ｄとの間に寄生容量１ｚが生じており、レイン電極６ｇとゲート電極３ｄとの間に寄生容量１ｚが生じている。

このように構成したスイッチング素子１ｄの断面構造を、図６（ｃ）を参照して説明する。図６（ｃ）に示すように、スイッチング素子１ｄ（半導体素子１ｙ）では、画素トランジスタ１ｃと同様、絶縁基板１１上にゲート電極３ｄが形成され、このゲート電極３ｄの上層側にはゲート電極３ｄを覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４の上層のうち、ゲート電極３ｄと部分的に重なる領域には、チャネル領域を備えた半導体層２ｃが形成されている。半導体層２ｃの一方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｅ、およびソース・ドレイン電極６ｆ、６ｇのうち、ソース電極６ｆが積層され、半導体層２ｃの他方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｆ、およびソース・ドレイン電極６ｆ、６ｇのうち、ドレイン電極６ｇが積層されている。また、ソース・ドレイン電極６ｆ、６ｇの上層側にはパッシベーション膜８が形成されている。

ここで、スイッチング素子１ｄと、双方向ダイオード素子Ｄiおよび画素トランジスタ１ｃとは、ソース・ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成されており、スイッチング素子１ｄ、双方向ダイオード素子Ｄiおよび画素トランジスタ１ｃについては共通の工程によって形成することができる。

このようなスイッチング素子１ｄでは、ゲート電極３ｄがソース・ドレイン電極６ｆ、６ｇのいずれとも短絡せず、フロート状態にあるが、ゲート電極３ｄとソース電極６ｆとの間、およびゲート電極３ｄとドレイン電極６ｇとの間に寄生容量１ｚが発生しているため、高電圧が印加された場合、ソース電極６ｆとドレイン電極６ｇとが導通し、静電気を共通配線ＶＣＯＭに逃がすことができる。すなわち、図６（ｄ）には、スイッチング素子１ｄのＩ−Ｖ特性（線Ｌ１で示す）と、図５に示した双方向ダイオード素子ＤiのＩ−Ｖ特性（線Ｌ１０で示す）とを示してあるが、スイッチング素子１ｄでも、ソース電極６ｆとドレイン電極６ｇとの間に静電気に起因する高い電圧Ｖが印加されたとき、ソース電極６ｆとドレイン電極６ｇとが導通し、静電気を共通配線ＶＣＯＭに逃がすことができる。これは、スイッチング素子１ｄの両端に電圧が印加されたとき、印加された電圧Ｖは、寄生容量１ｚによって容量分割される結果、ゲート電極３ｄにＶ／２に相当する電圧が印加されるからである。従って、スイッチング素子１ｄは、静電気などといった高い電圧が印加された場合には、静電保護素子としても機能する。また、スイッチング素子１ｄは、図５に示した双方向ダイオード素子Ｄiと比較して、中継電極による接続を必要としない分、製造工程の比較的早い時期に完成し、それ以降に発生した静電気を逃がすので、製造工程の比較的早い時期からセンサ素子１ｆ、１ｆ′を静電気から保護することができる。

しかも、スイッチング素子１ｄでは、半導体素子１ｙのゲート電極３ｄに対して、半導体素子１ｙを非導通状態とするための制御用配線１ｎが電気的に接続されているため、制御用配線１ｎを介してゲート電極３ｄにオフ電圧を印加すれば、半導体素子１ｙを完全に非導通状態とすることができる。

（センサ素子１ｆ、１ｆの構成）
図７（ａ）、（ｂ）、（ｃ）は各々、素子基板１０に形成されたセンサ素子１ｆ、１ｆ′の等価回路図、平面図、およびＡ７−Ａ７′断面図である。図７（ａ）、（ｂ）、（ｃ）に示すように、センサ素子１ｆ、１ｆ′では、一対のソース・ドレイン電極６ｉ、６ｊ、チャネル領域を備えた半導体層２ｄ、およびチャネル領域にゲート絶縁膜４を介して対向するゲート電極３ｆを備えたＭＩＳ型の半導体素子１ｈと、半導体素子１ｈと並列に電気的に接続された容量素子１ｉとを備えている。ここで、半導体素子１ｈのドレイン電極６ｊは、センサ用信号線１ｊ、１ｊ′に接続され、ソース電極６ｉは、共通配線ＶＣＯＭに接続されている。また、ゲート電極３ｆに対して、半導体素子１ｈを非導通状態とするためのゲートオフ配線１ｍが電気的に接続されている。

このように構成したセンサ素子１ｆ、１ｆ′の断面構造を図７（ｃ）を参照して説明する。図７（ｃ）に示すように、センサ素子１ｆ、１ｆ′において、半導体素子１ｈでは、画素トランジスタ１ｃと同様、絶縁基板１１上にゲート電極３ｆが形成され、このゲート電極３ｆの上層側にはゲート電極３ｆを覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４の上層のうち、ゲート電極３ｆと部分的に重なる領域には、チャネル領域を備えた半導体層２ｄが形成されている。半導体層２ｄの一方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｇ、およびソース・ドレイン電極６ｉ、６ｊのうち、ソース電極６ｉが積層され、半導体層２ｄの他方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｈ、およびソース・ドレイン電極６ｉ、６ｊのうち、ドレイン電極６ｊが積層されている。また、ソース・ドレイン電極６ｉ、６ｊの上層側にはパッシベーション膜８が形成されている。

さらに、ゲート電極３ｆの側方には、島状の下電極３ｇがゲート電極３ｆと同時形成されており、この島状の下電極３ｇに対しては、ドレイン電極６ｊから延設された上電極６ｋが対向している。また、下電極３ｇに重なる位置にはゲート絶縁膜４およびパッシベーション膜８を貫通するコンタクトホール８５が形成され、ソース電極６ｉと重なる位置にはパッシベーション膜８を貫通するコンタクトホール８４が形成されている。さらに、パッシベーション膜８の上層にはＩＴＯ膜からなる中継電極９ｃが形成されており、中継電極９ｃは、コンタクトホール８４、８５を介してソース電極６ｉおよび下電極３ｇに電気的に接続している。

ここで、センサ素子１ｆ、１ｆ‘は、画素トランジスタ１ｃ、双方向ダイオード素子Ｄiおよびスイッチング素子１ｄと、ソース・ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成され、中継電極９ｃは画素電極９ａおよび中継電極９ｂと同一の層上に同一材料により形成されており、センサ素子１ｆ、１ｆ‘、画素トランジスタ１ｃ、双方向ダイオード素子Ｄiおよびスイッチング素子１ｄについては、共通の製造工程によって形成することができる。

このように構成したセンサ素子１ｆ、１ｆ′では、照度を検出する際、図７（ａ）に示すように、ゲートオフ配線１ｍを介してゲート電極３ｆに例えば−１０Ｖのゲート電圧を印加して半導体素子１ｈをオフ状態にした状態で、センサ用信号線１ｊ、１ｊ′を介してソース・ドレイン電極６ｉ、６ｊ間に、例えば＋２Ｖを印加して容量素子１ｉに充電を行う。次に、センサ用信号線１ｊ、１ｊ′を介してのソース・ドレイン電極６ｉ、６ｊへの給電を停止する。その結果、センサ用信号線１ｊ、１ｊ′からは、センサ素子１ｆ、１ｆ′の端子間電圧が出力される。ここで、端子間電圧の変化は、容量素子１ｉに充電された際の電荷が、半導体素子１ｈを介して放電する際の放電曲線を示し、かつ、半導体素子１ｈを介しての放電は、半導体素子１ｈが受けた光量で変化する。例えば、図８（ａ）、（ｂ）、（ｃ）、（ｄ）に照度が１０ｌｘ、１００００ｌｘ、５００００ｌｘ、１５００００ｌｘにおける放電特性を示すように、照度が高いほど放電が急峻に起こり、図８（ｅ）に示すように、照度が高いほど放電時の時定数が小さい。それ故、時定数を求めれば、照度を検出できることになる。

（製造方法）
このように構成した液晶装置１００を製造するにあたっては、周知の半導体プロセスなどを適用すればよいので、詳細な説明は省略するが、絶縁基板１１上にゲート電極３ｂや走査線３ａを形成した後、ゲート絶縁膜４、半導体層２ａ、オーミックコンタクト層７ａ、７ｂ、ソース・ドレイン電極６ｂ、６ｃを形成する。その時点で、画素トランジスタ１ｃ、およびセンサ素子１ｆ、１ｆ′の半導体素子１ｆが完成するとともに、スイッチング素子１ｄも完成する。従って、それ以降、センサ用信号線１ｊ、１ｊ′およびゲートオフ配線１ｍに静電気が侵入した場合でも、静電気をスイッチング素子１ｄを介して共通配線ＶＣＯＭに逃がすことができるので、センサ素子１ｆを静電気から保護することができる。

そして、パッシベーション膜８や画素電極９ａを形成した時点では双方向ダイオードＤiが完成するので、それ以降、データ線６ａおよび走査線３ａに静電気が侵入した場合でも、静電気を双方向ダイオード素子Ｄiを介して共通配線ＶＣＯＭに逃がすことができるので、画素トランジスタ１ｃを静電気から保護することができる。このようにして素子基板１０を製造した後、素子基板１０と対向基板２０とをシール５２を介して貼り合せ、その間に液晶５０を充填する。

次に、素子基板１０に対して駆動用ＩＣ１０１、１０２を実装するとともに、センサ駆動用ＩＣ１０３が実装されたフレキシブル配線基板１０５を素子基板１０に接続すると、液晶装置１００が完成する。そして、液晶装置１００を携帯電話などの電子機器に搭載する。

（センシング動作）
このような電子機器を使用する際、液晶装置１００では画像が表示されるとともに、その際の条件は、センサ素子１ｆ、１ｆ′によって検出された照度に応じて最適化される。すなわち、液晶装置１００では、センサ駆動用ＩＣ１０３からゲートオフ配線１ｍを介してセンサ素子１ｆ、１ｆ′のゲート電極３ｆに対して、半導体素子１ｆをオフ状態とするゲート電圧、例えば−１０Ｖを印加するとともに、センサ用信号線１ｊ、１ｊ′を介してセンサ素子１ｆ、１ｆ‘に定電圧、例えば＋２Ｖを供給して容量素子１ｉを充電する。次に、センサ用信号線１ｊ、１ｊ′を介してのセンサ素子１ｆ、１ｆ′への定電圧の供給を停止すると、センサ素子１ｆ、１ｆ′からは、センサ用信号線１ｊ、１ｊ′を介してセンサ駆動用ＩＣ１０３に対してセンサ素子１ｆ、１ｆ′の端子間電圧変化（放電曲線）が出力され、その出力結果に基づいて時定数を求めると、照度を求めることができる。従って、照度の検出結果を例えばバックライト装置にフィードバックすると、周囲の照度に適した条件での表示を行うことができる。例えば、周囲の照度が高い場合にはその分、バックライト装置からの出射強度を高めて明るい表示を行う一方、周囲の照度が低い場合にはその分、バックライト装置からの出射強度を低くする。また、照度の検出結果に基づいて、画像の諧調を規定する信号レベルを最適化してもよい。このような液晶装置１００での照度の検出は、電子機器が使用されている間、予め設定された時間間隔で、あるいは利用者によるボタン操作などにより行われる。

その間、スイッチング素子１ｄに用いた半導体素子１ｙのゲート電極３ｄには、制御用配線１ｎを介して、半導体素子１ｙを非導通状態とするためのゲート電圧が印加されるため、スイッチング素子１ｄについては、センサ用信号線１ｊ、１ｊ′から電気的に分離することができる。

（本形態の主な効果）
以上説明したように、本形態の液晶装置１００では、素子基板１０上にセンサ素子１ｆ、１ｆ′が形成されているため、センサ素子１ｆ、１ｆ′によって、液晶装置１００が置かれた環境での照度を検出し、照度に対応した条件で画像表示を行うことができる。

また、素子基板１０の製造中、センサ素子１ｆ、１ｆ‘から信号出力を行うセンサ用信号線１ｊ、１ｊ′、およびゲートオフ配線１ｍは、スイッチング素子１ｄを介して共通配線ＶＣＯＭに電気的に接続されているので、電気光学装置の製造途中などおいて素子基板１０に静電気が侵入した場合には、静電気をスイッチング素子１ｄを介して共通配線ＶＣＯＭに逃がすことができ、センサ素子１ｆ、１ｆ′を静電気から保護することができる。すなわち、製造途中、センサ用信号線１ｊ、１ｊ′およびゲートオフ配線１ｍに接続するスイッチング素子１ｄは、ゲート電極３ｄはフロート状態にあるが、静電気に起因する高い電圧がセンサ用信号線１ｊ、１ｊ′およびゲートオフ配線１ｍと、共通配線ＶＣＯＭとの間に印加された場合には、半導体素子１ｙのソース電極６ｆとゲート電極３ｄとの間の寄生容量１ｚによって、印加電圧が分割されてゲート電極３ｄに印加される結果、半導体素子１ｙが導通状態になり、静電気を逃がすことができる。また、スイッチング素子１ｄは、図５を参照して説明した双方向ダイオード素子と比較して、製造工程の比較的早い時期に完成し、それ以降に発生した静電気を逃がすので、製造工程の比較的早い時期からセンサ素子１ｆ、１ｆ′を静電気から保護することができる。

さらに、スイッチング素子１ｄを構成する半導体素子１ｙのゲート電極３ｄに対しては制御用配線１ｎが形成されているため、液晶装置１００が完成した状態で、制御用配線１ｎからゲート電極３ｄに所定のゲート電圧を印加すれば、スイッチング素子１ｄを確実に非導通状態とすることができるので、スイッチング素子１ｄは、センサ素子１ｆ、１ｆ′から出力される信号に影響を及ぼさない。それ故、素子基板１０上に形成したセンサ用信号線１ｊ、１ｊ′を双方向ダイオード素子Ｄiを介して共通配線ＶＣＯＭに電気的に接続して静電気からセンサ素子１ｆ、１ｆ′を保護する構成を採用した場合でも、センサ素子１ｆによる検出を高い精度で行うことができる。

［実施の形態１の変形例］
図９（ａ）、（ｂ）は、本発明の実施の形態１の変形例に係る液晶装置の素子基板に構成したセンサ素子などの電気的な構成を示すブロック図であり、図９（ａ）には、素子基板に外部回路を搭載する前の状態を示し、図９（ｂ）には外部回路を搭載した後の構成を示してある。なお、本形態、および後述する実施の形態２などは、基本的な構成が、図３および図４などを参照して説明した実施の形態１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。

実施の形態１では、スイッチング素子１ｄとセンサ用信号線１ｊ、１ｊ′やゲートオフ用配線１ｍとが直接、接続されていたが、図９（ａ）、（ｂ）に示すように、スイッチング素子１ｄとセンサ用信号線１ｊ、１ｊ′との間、およびスイッチング素子１ｄとゲートオフ用配線１ｍとの間に、図５を参照して説明した双方向ダイオード素子Ｄiを介挿してもよい。

［実施の形態２］
図１０（ａ）、（ｂ）は、本発明の実施の形態２に係る液晶装置の素子基板に構成したセンサ素子などの電気的な構成を示すブロック図であり、図１０（ａ）には、素子基板に外部回路を搭載する前の状態を示し、図１０（ｂ）には外部回路を搭載した後の構成を示してある。図１１（ａ）、（ｂ）、（ｃ）は、本形態の素子基板１０に形成されたスイッチング素子の等価回路図、平面図、およびＡ１１−Ａ１１′断面図である。

実施の形態１では、スイッチング素子１ｄとして寄生容量１ｚを利用したが、本形態では、図１０（ａ）、（ｂ）、および図１１（ａ）、（ｂ）、（ｃ）に示すように、半導体素子１ｙと２つの容量素子１ｚ′とを備えたスイッチング素子１ｄ′が用いられている。すなわち、スイッチング素子１ｄ′では、一対のソース・ドレイン電極６ｆ、６ｇ、チャネル領域を備えた半導体層２ｃ、およびチャネル領域にゲート絶縁膜４を介して対向するゲート電極３ｄを備えたＭＩＳ型の半導体素子１ｙと、一対のソース・ドレイン電極６ｆ、６ｇのうち、ソース電極６ｆとゲート電極３ｄとの間に介挿された容量素子１ｚ′と、ドレイン電極６ｇとゲート電極３ｄとの間に介挿された容量素子１ｚ′とを備えている。

このように構成したスイッチング素子１ｄ′においても、半導体素子１ｙのドレイン電極６ｇはセンサ用信号線１ｊ、１ｊ′、およびゲートオフ用配線１ｍに接続され、ソース電極６ｆは、共通配線ＶＣＯＭに接続されている。また、ゲート電極３ｄには、半導体素子１ｙを非導通状態とするための制御用配線１ｎが電気的に接続されている。

このように構成したスイッチング素子１ｄ′の断面構造を図１１（ｃ）を参照して説明する。図１１（ｃ）に示すように、スイッチング素子１ｄ′において、半導体素子１ｙでは、画素トランジスタ１ｃと同様、絶縁基板１１上にゲート電極３ｄが形成され、このゲート電極３ｄの上層側にはゲート電極３ｄを覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４の上層のうち、ゲート電極３ｄと部分的に重なる領域には、チャネル領域を備えた半導体層２ｃが形成されている。半導体層２ｃの一方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｅ、およびソース・ドレイン電極６ｆ、６ｇのうち、ソース電極６ｆが積層され、半導体層２ｃの他方の端部には、ドープトシリコン膜からなるオーミックコンタクト層７ｆ、およびソース・ドレイン電極６ｆ、６ｇのうち、ドレイン電極６ｇが積層されている。また、ソース・ドレイン電極６ｆ、６ｇの上層側にはパッシベーション膜８が形成されている。

さらに、ゲート電極３ｄの延設部分によって２つの下電極３ｅが形成され、２つの下電極３ｅの一方に対しては、ゲート絶縁膜４を介して、ドレイン電極６ｇからの延設部分が
上電極６ｈとして対向し、他方の下電極３ｅに対しては、ゲート絶縁膜４を介して、ソース電極６ｆからの延設部分が上電極６ｈとして対向し、２つの容量素子１ｚ′が構成されている。

ここで、スイッチング素子１ｄ′と、双方向ダイオード素子Ｄiおよび画素トランジスタ１ｃとは、ソース・ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成されており、スイッチング素子１ｄ′、双方向ダイオード素子Ｄiおよび画素トランジスタ１ｃについては共通の工程によって形成することができる。

このようなスイッチング素子１ｄ′でも、図６を参照して説明したスイッチング素子１ｄと同様、ゲート電極３ｄがフロート状態にあるが、ゲート電極３ｄとソース電極６ｆとの間、およびゲート電極３とドレイン電極６ｇとの間に容量素子１ｚ′が形成されているため、高い電圧が印加された場合、ソース電極６ｆとドレイン電極６ｇとが導通し、静電気を共通配線ＶＣＯＭに逃がすができる。すなわち、図１１に示すスイッチング素子１ｄ′でも、ソース電極６ｆとドレイン電極６ｇとの間に静電気に起因する高い電圧Ｖが印加されたとき、印加された電圧Ｖは、容量素子１ｚ′によって容量分割される結果、ゲート電極３ｄには、Ｖ／２に相当する電圧が印加される。従って、スイッチング素子１ｄ′は、静電気などといった高い電圧が印加された場合には、静電保護素子としても機能する。また、スイッチング素子１ｄ′も、図５に示した双方向ダイオード素子Ｄiと比較して、中継電極による接続を必要としない分、製造工程の比較的早い時期に完成し、それ以降に発生した静電気を逃がすので、製造工程の比較的早い時期からセンサ素子１ｆ、１ｆ′を静電気から保護することができる。

また、スイッチング素子１ｄ′を構成する半導体素子１ｙのゲート電極３ｄに対しては制御用配線１ｎが形成されているため、制御用配線１ｎからゲート電極３ｄに所定のゲート電圧を印加すれば、スイッチング素子１ｄ′を確実に非導通状態とすることができるので、スイッチング素子１ｄ′は、センサ素子１ｆ、１ｆ′から出力される信号に影響を及ぼさない。それ故、素子基板１０上に形成したセンサ素子１ｆ、１ｆ′を静電気から保護する構成を採用した場合でも、センサ素子１ｆによる検出を高い精度で行うことができる。

［実施の形態２の変形例］
図１２（ａ）、（ｂ）は、本発明の実施の形態２の変形例に係る液晶装置の素子基板に構成したセンサ素子などの電気的な構成を示すブロック図であり、図１２（ａ）には、素子基板に外部回路を搭載する前の状態を示し、図１２（ｂ）には外部回路を搭載した後の構成を示してある。

実施の形態２では、スイッチング素子１ｄ′とセンサ用信号線１ｊ、１ｊ′やゲートオフ用配線１ｍとが直接、接続されていたが、図１２（ａ）、（ｂ）に示すように、スイッチング素子１ｄ′とセンサ用信号線１ｊ、１ｊ′との間、およびスイッチング素子１ｄ′とゲートオフ用配線１ｍとの間に、図５を参照して説明した双方向ダイオード素子Ｄiを介挿してもよい。

［他の実施の形態］
図１３および図１４は、本発明を適用した別の素子基板１０の電気的な構成を示すブロック図、およびこの素子基板に構成したセンサ素子などの電気的な構成を示すブロック図である。なお、本形態の基本的な構成は、図３および図４などを参照して説明した実施の形態と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。

図１３に示すように、本形態の液晶装置に用いた素子基板１０でも、画像表示領域１ａ（右上がりの斜線を付した領域）に相当する領域に複数のデータ線６ａ（ソース線）および走査線３ａ（ゲート線）が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に複数の画素領域１ｅが構成されている。これらの画素領域１ｅには、液晶の配向状態を制御するための画素トランジスタ１ｃがＭＩＳ型の半導体素子（薄膜トランジスタ）によって形成されている。また、素子基板１０は基体がガラス基板などの絶縁基板からなり、製造工程中、データ線６ａや走査線３ａに静電気が侵入すると、静電気によって画素トランジスタ１ｃが破壊されることがあるので、素子基板１０上の共通配線ＶＣＯＭを、図５を参照して説明した双方向ダイオード素子Ｄｉを介してガードリング（図示せず）と接続するとともに、共通配線ＶＣＯＭとデータ線６ａとの間、および共通配線ＶＣＯＭと走査線３ａとの間には双方向ダイオード素子Ｄｉからなる静電保護素子が介挿されている。

本形態でも、素子基板１０では、画素表示領域１ａの縁に沿って、複数のセンサ素子１ｆを備えたセンサ素子形成領域１ｘが形成されている。但し、本形態では、センサ素子１ｆによって温度を検出するため、参照用のセンサ素子は形成されていない。センサ素子１ｆは、図７を参照して説明したように、ＭＩＳ型の半導体素子１ｈと、この半導体素子１ｈに並列に電気的に接続された容量素子１ｉとによって構成されている。また、素子基板１０上には、センサ素子１ｆの一対のソース・ドレイン電極の一方（ドレイン電極）からの信号出力を行うためのセンサ用信号線１ｊが形成されており、センサ用信号線１ｊは、センサ駆動用ＩＣ１０３に電気的に接続されている。なお、センサ用信号線１ｊは各々、キャパシタからなるノイズフィルタ素子１ｔを介して共通配線ＶＣＯＭに電気的に接続されている。さらに、素子基板１０上には、センサ駆動用ＩＣ１０３からセンサ素子形成領域１ｘに向けてゲートオフ用配線１ｍが延びており、このゲートオフ配線１ｍは、センサ素子１ｆのゲート電極に電気的に接続されている。なお、センサ素子１ｆの一対のソース・ドレイン電極の他方（ソース電極）には共通配線ＶＣＯＭが電気的に接続している。さらにまた、素子基板１０では、センサ素子１ｆを静電気から保護することを目的に、センサ用信号線１ｊおよびゲートオフ配線１ｍと共通配線ＶＣＯＭとの間には、スイッチング素子１ｄが介挿されている。また、素子基板１０上には、スイッチング素子１ｄに対して、半導体素子１ｙを非導通状態とするゲート電圧をゲート電極に供給するための制御用配線１ｎが形成されており、この制御用配線１ｎは、センサ駆動用ＩＣ１０３から延びて半導体素子１ｙのゲート電極に電気的に接続している。

このように構成した液晶装置では、センサ素子１ｆによって、液晶装置１００が置かれた環境の温度を検出し、温度に対応した条件で画像表示を行うことができる。また、素子基板１０の製造中、素子基板１０に静電気が侵入した場合でも、かかる静電気をスイッチング素子１ｄを介して共通配線ＶＣＯＭに逃がすことができ、センサ素子１ｆを静電気から保護することができる。さらに、スイッチング素子１ｄを構成する半導体素子１ｙのゲート電極３ｄに対しては制御用配線１ｎが形成されているため、制御用配線１ｎからゲート電極３ｄに所定のゲート電圧を印加すれば、スイッチング素子１ｄを確実に非導通状態とすることができるので、スイッチング素子１ｄは、センサ素子１ｆから出力される信号に影響を及ぼさない。それ故、素子基板１０上に形成したセンサ素子１ｆを静電気から保護する構成を採用した場合でも、センサ素子１ｆによる検出を高い精度で行うことができる。なお、本形態の構成は、実施の形態２に適用してもよい。

［その他の実施の形態］
上記実施の形態では、透過型の液晶装置１００を例に説明したが、全反射型の液晶装置や半透過反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、走査線などにアルミニウム合金膜とモリブデン膜との多層膜を用い、データ線にアルミニウム膜とモリブデン膜との多層膜を用いたが、これらの配線にはその他の金属膜を用いること
ができ、さらには、シリサイド膜などといった導電膜を用いてもよい。また、上記実施の形態では半導体層として真性のアモルファスシリコン膜を用いたが、その他のシリコン膜を用いてもよい。

また、上記実施の形態では、ＴＮモード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置１００を例に説明したが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの液晶装置１００（電気光学装置）に本発明を適用してもよい。

さらに、電気光学装置として液晶装置１００に限らず、例えば、有機ＥＬ（エレクトロルミネッセンス）装置や撮像装置でも、素子基板１０上に互いに交差して延びた複数のデータ線および複数の走査線と、データ線と走査線との交差部に対応して構成された画素領域とを有するので、本発明を適用してもよい。

［電子機器の実施形態］
図１５は、本発明に係る液晶装置を備えた電子機器の説明図である。本発明を適用した液晶装置１００は、例えば、図１５（ａ）に示す携帯電話１０００、図１５（ｂ）に示すページャ１１００、図１５（ｃ）に示すモバイルコンピュータ１２００に搭載することができ、これらの場合、液晶装置１００は、これらの電子機器において表示部１００１、１１０１、１２０１を構成する。このような電子機器は、屋外で使用されることが多いが、本発明を適用して液晶装置１００を用いれば、かかる使用環境に応じた条件での表示が可能である。なお、本発明を適用した液晶装置１００は、その他にも、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた電子機器などに対して表示装置として搭載される。

（ａ）、（ｂ）はそれぞれ、本発明の実施の形態１に係る液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。 （ａ）、（ｂ）は、図１に示す液晶装置の素子基板の電気的な構成を示すブロック図、およびセンサ駆動用ＩＣの構成を示すブロック図である。 （ａ）、（ｂ）は、図１に示す液晶装置の素子基板に外部回路を搭載する前の状態におけるセンサ素子などの電気的な構成を示すブロック図、および外部回路を搭載した後の電気的な構成を示すブロック図である。 （ａ）、（ｂ）は各々、図１示す液晶装置に用いた素子基板に形成された画素領域の３つ分の平面図、およびＡ４−Ａ４′断面図である。 （ａ）、（ｂ）、（ｃ）は各々、図１に示す液晶装置に用いた素子基板に形成された双方向ダイオードの等価回路図、平面図、およびＡ５−Ａ５′断面図である。 （ａ）、（ｂ）、（ｃ）、（ｄ）は各々、図１示す液晶装置に用いた素子基板に形成されたスイッチング素子の等価回路図、平面図、Ａ６−Ａ６′断面図、およびスイッチング素子のＩ−Ｖ特性を示すグラフである。 （ａ）、（ｂ）、（ｃ）は各々、図１示す液晶装置に用いた素子基板に形成されたセンサ素子の等価回路図、平面図、およびＡ７−Ａ７′断面図である。 図７に示すセンサ素子における放電特性およびその時定数と照度との関係を示すグラフである。 （ａ）、（ｂ）は、本発明の実施の形態１の変形例に係る液晶装置の素子基板に外部回路を搭載する前の状態におけるセンサ素子などの電気的な構成を示すブロック図、および外部回路を搭載した後の電気的な構成を示すブロック図である。 （ａ）、（ｂ）は、本発明の実施の形態２に係る液晶装置の素子基板に外部回路を搭載する前の状態におけるセンサ素子などの電気的な構成を示すブロック図、および外部回路を搭載した後の電気的な構成を示すブロック図である。 （ａ）、（ｂ）、（ｃ）は各々、図１０に示す液晶装置に用いた素子基板に形成されたスイッチング素子の等価回路図、平面図、およびＡ１１−Ａ１１′断面図である。 （ａ）、（ｂ）は、本発明の実施の形態２の変形例に係る液晶装置の素子基板に外部回路を搭載する前の状態におけるセンサ素子などの電気的な構成を示すブロック図、および外部回路を搭載した後の電気的な構成を示すブロック図である。 本発明を適用した別の素子基板の電気的な構成を示すブロック図である。 図１３に示す素子基板に構成したセンサ素子などの電気的な構成を示すブロック図である。 本発明に係る液晶装置を備えた電子機器の説明図である。 従来の液晶装置に用いた素子基板の電気的な構成を示すブロック図である。 従来の液晶装置にセンサ素子を形成した参考例のブロック図である。

符号の説明

１ａ・・画像表示領域、１ｃ・・画素トランジスタ、１ｄ、１ｄ′・・スイッチング素子、１ｆ・・センサ素子、１ｊ・・センサ用信号線、１ｍ・・ゲートオフ配線、１ｎ・・制御用配線、３ａ・・走査線、６ａ・・データ線、９ａ・・画素電極、１０・・素子基板、２０・・対向基板、１００・・液晶装置、１０１、１０２・・駆動用ＩＣ、１０３・・センサ駆動用ＩＣ、Ｄi・・双方向ダイオード素子、ＶＣＯＭ・・共通配線

Claims (12)

1. 画素表示領域内には、複数のデータ線と、複数の走査線と、前記複数のデータ線と前記複数の走査線とに接続された複数の画素トランジスタと、が形成されてなる素子基板を備えた電気光学装置において、
   前記素子基板には、前記画素表示領域の端部に、センサ素子と、該センサ素子から信号出力を行うセンサ用信号線と、共通配線と、が形成され、前記センサ用信号線と前記共通配線との間にはスイッチング素子が介挿され、前記センサ素子動作時に、前記スイッチング素子に対しては、該スイッチング素子を非導通状態とする信号を供給する制御用配線が形成されていることを特徴とする電気光学装置。
2. 前記センサ用信号線と前記共通配線との間には、前記スイッチング素子に直列に電気的に接続された双方向ダイオード素子が介挿されていることを特徴とする請求項１に記載の電気光学装置。
3. 前記スイッチング素子は、ソース電極と、ドレイン電極と、チャネル領域を備えた半導体層と、当該チャネル領域にゲート絶縁膜を介して対向するゲート電極とを有する半導体素子であって、当該ゲート電極に前記制御用配線が電気的に接続されており、前記ゲート電極は、前記ソース電極および前記ドレイン電極のいずれに対しても寄生容量を介して結合されたフローティングゲートであることを特徴とする請求項１または２に記載の電気光学装置。
4. 前記スイッチング素子は、ソース電極と、ドレイン電極と、チャネル領域を備えた半導体層と、当該チャネル領域にゲート絶縁膜を介して対向するゲート電極とを有する半導体素子であって、当該ゲート電極に前記制御用配線が電気的に接続されており、前記ゲート電極は、前記ソース電極および前記ドレイン電極のいずれに対しても容量素子を介して電気的に接続されたフローティングゲートであることを特徴とする請求項１または２に記載の電気光学装置。
5. 前記スイッチング素子では、前記ソース電極および前記ドレイン電極が各々、前記ゲート電極と絶縁膜を介して対向して前記容量素子が構成されていることを特徴とする請求項４に記載の電気光学装置。
6. センサ素子は、一対の前記ソ−ス電極、ドレイン電極、チャネル領域を備えた半導体層、および前記チャネル領域にゲート絶縁膜を介して対向する前記ゲート電極を備えた半導体素子と半導体素子と並列に電気的に接続された容量素子とを備え、当該容量素子に対する充電を行った後、当該半導体素子を介しての放電特性に基づいて状態量が検出されることを特徴とする請求項３乃至５の何れか一項に記載の電気光学装置。
7. 前記スイッチング素子と前記センサ素子は、ソース電極同士、ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成されていることを特徴とする請求項６に記載の電気光学装置。
8. 前記センサ素子のチャネル領域は、アモルファスシリコン膜からなることを特徴とする請求項６または７に記載の電気光学装置。
9. 前記センサ素子は、光センサであることを特徴とする請求項１乃至８の何れか一項に記載の電気光学装置。
10. 前記センサ素子は、温度センサであることを特徴とする請求項１乃至８の何れか一項に電気光学装置。
11. 前記画素トランジスタは、ソース電極、ドレイン電極、チャネル領域を備えた半導体層、およびチャネル領域にゲート絶縁膜を介して対向するゲート電極を有し、該画素トランジスタには画素電極が電気的に接続され、当該画素トランジスタと前記スイッチング素子とは、ソース電極同士、ドレイン電極同士、半導体層同士、およびゲート電極同士が同一の層間に同一材料により形成されていることを特徴とする請求項３乃至１０の何れか一項に記載の電気光学装置。
12. 請求項１乃至１１の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。

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