KR101855235B1 - 표시 장치 - Google Patents

Abstract

표시 장치에 있어서, 각 화소는 게이트 신호에 응답하여 입력 계조에 대응하는 데이터 신호를 충전하는 제1 서브 화소 및 상기 게이트 신호에 응답하여 상기 데이터 신호를 충전하는 제2 서브 화소를 포함한다. 제1 및 제2 서브 화소 사이에는 부스트 커패시터가 구비된다. 부스트 커패시터는 제1 서브 화소에 충전된 신호를 입력 계조보다 높은 계조로 증가시키고, 제2 서브 화소에 충전된 신호를 상기 입력 계조보다 낮은 계조로 감소시킨다. 각 화소는 부스트 커패시터의 제1 전극을 초기화시키는 초기화 소자, 및 부스트 커패시터의 제1 전극의 전위를 변화시키는 스위칭 트랜지스터를 더 포함한다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 특히 측면 시인성을 개선하면서 투과율 및 개구율을 향상시킬 수 있는 표시 장치에 관한 것이다.

액정 표시 장치는 화소 전극, 공통 전극을 포함하는 두 장의 기판과 기판 사이에 개재된 액정층을 포함한다. 액정 표시 장치는 전계 형성 전극인 화소 전극 및 공통 전극에 소정의 전압을 인가하여 액정 분자의 배열을 변경하여 입사광의 편광 방향을 제어함으로써 원하는 영상을 표시한다.
액정 표시 장치 중 전계가 인가되지 않은 상태에서 액정 분자의 장축이 두 기판에 대하여 수직하게 배열된 수직 배향 모드 액정 표시 장치는 대비비가 크고 넓은 시야각 구현이 용이하다.
수직 배향 모드 액정 표시 장치는 넓은 측면 시인성을 갖게 하기 위해 전계 생성 전극에 개구부 또는 돌기를 생성하여 액정 분자의 배향 방향을 제어한다. 그러나 전계 생성 전극에 형성된 개구부 또는 돌기는 화소의 개구율을 감소시킨다. 또한, 종래의 수직 배향 방식의 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어진다..

본 발명의 목적은 측면 시인성을 개선하면서 투과율 및 개구율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명의 일 측면에 따른 표시 장치는 다수의 화소를 포함하여 영상을 표시한다. 상기 다수의 화소 각각은 제1 서브 화소, 제2 서브 화소, 부스트 커패시터, 초기화 소자 및 스위칭 트랜지스터를 포함한다.
상기 제1 서브 화소는 게이트 신호에 응답하여 입력 계조에 대응하는 데이터 신호를 충전하고, 상기 제2 서브 화소는 상기 게이트 신호에 응답하여 상기 데이터 신호를 충전한다.
상기 부스트 커패시터는 상기 제1 및 제2 서브 화소 사이에 구비되어, 상기 제1 서브 화소에 충전된 신호를 상기 입력 계조보다 높은 제1 계조에 대응하는 신호로 업시키고, 상기 제2 서브 화소에 충전된 신호를 상기 입력 계조보다 낮은 제2 계조에 대응하는 신호로 다운시킨다. 상기 초기화 소자는 상기 부스트 커패시터의 제1 전극에 초기화 전압을 인가하여 상기 제1 전극을 초기화시킨다.
상기 스위칭 트랜지스터는 플로팅 상태의 게이트 전극을 포함하고, 상기 제2 서브 화소와 상기 부스트 커패시터에 연결되어, 상기 부스트 커패시터의 상기 제1 전극의 전위를 변화시킨다.
본 발명의 다른 측면에 따른 표시 장치는 다수의 화소를 포함하여 영상을 표시한다. 상기 다수의 화소 각각은 게이트 신호를 수신하는 게이트 라인, 상기 게이트 라인과 교차하며, 데이터 신호를 수신하는 데이터 라인, 제1 및 제2 서브화소 전극을 포함하는 화소 전극, 상기 게이트 라인, 상기 데이터 라인 및 상기 제1 서브화소 전극에 연결된 제1 트랜지스터, 상기 게이트 라인, 상기 데이터 라인 및 상기 제2 서브화소 전극에 연결된 제2 트랜지스터, 상기 제1 서브화소 전극에 연결된 부스트 커패시터, 상기 게이트 라인, 상기 부스트 커패시터, 및 상기 제2 서브화소 전극에 연결된 제3 트랜지스터, 및 상기 제2 서브화소 전극과 상기 부스트 커패시터에 연결된 제4 트랜지스터를 포함한다.

상술한 바와 같이, 본 실시 예에 따르면 표시 장치는 하나의 화소 전극을 한 쌍의 서브화소 전극으로 분할한 후 전하 분배(charge sharing)를 통하여 각 서브화소 전극으로 인가된 화소 전압의 차이를 발생시키고, 그로 인해 측면 시인성을 향상시킬 수 있다.
또한, 전하 분배를 일으키는 전하 분배 커패시터의 일단에 스위칭 트랜지스터를 연결함으로써 한 쌍의 서브화소 전극으로 각각 인가된 화소 전압들의 차이를 더욱 증가시킴으로써 측면 시인성을 더욱 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 도 1에 도시된 다수의 화소 중 하나를 나타낸 사시도이다.
도 3은 도 1에 도시된 액정 표시 장치에서 한 화소의 등가 회로도이다.
도 4는 도 3에 도시된 등가 회로를 갖는 화소의 레이 아웃을 나타낸 도면이다.
도 5는 도 4에 도시된 절단선 I-I`에 따라서 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다.
도 7은 도 6에 도시된 제1 노드, 제2 노드 및 제4 노드의 전위를 나타낸 그래프이다.
도 8은 제4 박막 트랜지스터의 게이트 전극에 제어 신호 인가 여부에 따른 제1 및 제2 화소 전압의 변화를 나타낸 그래프이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 도 1에 도시된 다수의 화소 중 하나를 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치(600)는 액정 표시 패널(100), 타이밍 컨트롤러(200), 게이트 구동부(300), 데이터 구동부(400), 및 계조 전압 생성부(500)를 포함한다.
상기 액정 표시 패널(100)은 다수의 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 다수의 화소(PX)를 포함한다. 반면, 도 2에 도시한 바와 같이 상기 액정 표시 패널(100)은 서로 마주하는 하부 및 상부 기판(110, 120), 그 사이에 개재된 액정층(130)을 포함할 수 있다.
상기 다수의 신호선은 게이트 신호를 수신하는 다수의 게이트 라인(G1-Gn), 데이터 전압을 수신하는 다수의 데이터 라인(D1-Dm)을 포함한다. 상기 다수의 게이트 라인(G1-Gn)은 대략 행 방향으로 연장되며 서로 평행하게 배열된다. 상기 다수의 데이터 라인(D1-Dm)은 대략 열 방향으로 연장되며 서로 평행하게 배열된다.
상기 화소들(PX) 각각은 서로 동일한 구조를 가지므로, 도 2에서는 하나의 화소에 대한 구성을 일 예로써 설명하기로 한다.
도 2에 도시된 바와 같이, 상기 다수의 화소 각각(PX)은 제1 및 제2 서브 화소를 포함하며, 상기 제1 서브 화소는 제1 액정 커패시터(Clc_H)를 포함하고, 상기 제2 서브 화소는 제2 액정 커패시터(Clc_L)를 포함한다.
상기 하부 기판(110)은 상기 제1 액정 커패시터(Clc_H)의 제1 전극으로써 제1 서브화소 전극(PEa)을 구비하고, 상기 제2 액정 커패시터(Clc_L)의 제1 전극으로써 제2 서브화소 전극(PEb)을 구비한다. 상기 상부 기판(120)은 상기 제1 및 제2 액정 커패시터(Clc_H, Clc_L) 각각의 제2 전극으로써 공통 전극(CE)을 구비한다. 상기 하부 기판(110)과 상기 상부 기판(120) 사이에 개재된 액정층은 상기 제1 및 제2 액정 커패시터(Clc_H, Clc_L) 각각의 유전체로서의 기능을 한다.
상기 제1 및 제2 서브화소 전극(PEa, PEb)은 전기적으로 서로 분리되어 있으며, 하나의 화소 전극(PE)을 형성한다. 상기 공통 전극(CE)은 상기 상부 기판(120)에 형성되어 공통 전압(Vcom)을 수신한다. 상기 액정층(130)은 음의 유전율 이방성을 가지며, 액정층(130)에 포함된 액정 분자들은 전기장이 없는 상태에서 그 장축이 상기 하부 및 상부 기판(110, 120)의 표면에 대하여 수직을 이루도록 배향되어 있을 수 있다. 도 2에 도시된 바와 달리, 상기 공통 전극(CE)이 상기 하부 기판(110)에 구비되는 경우도 있으며, 이 경우에는 상기 화소 전극(PE) 및 공통 전극(CE) 중 적어도 하나가 선형 또는 막대형으로 제공될 수 있다.
한편, 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하는 공간 분할 방식 또는 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하는 시간 분할 방식 등을 이용하여 상기 액정 표시 장치(600)는 원하는 색상을 표시할 수 있다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 2는 공간 분할 방식의 일 예로서 각 화소에 대응하여 상부 기판(120)에 기본색 중 하나를 나타내는 색 필터(CF)가 구비된 구조를 나타낸다. 도 2와는 달리 상기 색 필터(CF)는 하부 기판(110)의 제1 및 제2 서브화소 전극(PEa, PEb) 위 또는 아래에 형성될 수도 있다.
다시 도 1을 참고하면, 상기 타이밍 컨트롤러(200)는 상기 액정 표시 장치(600)의 외부로부터 다수의 영상신호(RGB) 및 다수의 제어신호(CS)를 수신한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 구동부(400)와의 인터페이스 사양에 맞도록 상기 영상신호들(RGB)의 데이터 포맷을 변환하고, 변환된 영상신호들(R'G'B')를 상기 데이터 구동부(400)로 제공한다. 또한, 상기 타이밍 컨트롤러(200)는 데이터 제어신호(CONT2, 예를 들어, 출력개시신호, 수평개시신호 등)를 상기 데이터 구동부(400)로 제공하고, 게이트 제어신호(CONT1, 예를 들어, 수직개시신호, 수직클럭신호, 및 수직클럭바신호)를 게이트 구동부(300)로 제공한다.
상기 계조 전압 생성부(500)는 화소(PX)의 투과율과 관련된 전체 계조 전압 또는 한정된 수요의 계조 전압(이하, "기준 계조 전압"이라 한다)을 생성한다. 기준 계조 전압은 공통 전압(Vcom)에 대하여 양의 값을 가지거나 음의 값을 가질 수 있다.
상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 제공되는 상기 게이트 제어신호(CONT1)에 응답해서 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 생성한다. 생성된 게이트 신호는 상기 액정 표시 패널(100)의 상기 게이트 라인들(G1-Gn)에 순차적으로 인가된다.
상기 데이터 구동부(400)는 상기 타이밍 컨트롤러(200)로부터 제공되는 상기 데이터 제어신호(CONT2)에 응답하여 동작하며, 상기 기준 계조 전압에 근거하여 상기 영상신호들(R'G'B')을 데이터 전압들(D1~Dm)로 변환하여 출력한다. 상기 출력된 데이터 전압들(D1~Dm)은 상기 액정 표시 패널(100)에 구비된 상기 데이터 라인들(D1-Dm)에 인가된다.
이러한 구동 장치(200, 300, 400, 500) 각각은 적어도 하나의 집적 회로 칩의 형태로 액정 표시 패널(100) 상에 직접 장착되거나, 가요성 인쇄 회로 필름(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시 패널(100)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수 있다. 또한, 이들 구동 장치(200, 300, 400, 500) 중 적어도 하나는 박막 공정을 통해 상기 액정 표시 패널(100) 내에 집적될 수도 있다. 또한, 구동 장치(200, 300, 400, 500)는 단일 칩으로 집적될 수 있다.
도 3은 도 1에 도시된 액정 표시 장치에서 한 화소의 등가 회로도이다.
도 3을 참조하면, 각 화소(PX)는 상기 다수의 게이트 라인들(G1-Gn) 중 대응하는 제1 게이트 라인(Gi), 상기 다수의 데이터 라인들(D1-Dm) 중 대응하는 제1 데이터 라인(Dj), 및 유지 전압을 수신하는 유지 전압 라인(Com)에 연결된다.
상기 각 화소(PX)는 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)를 포함한다. 상기 제1 서브 화소(SP1)는 제1 박막 트랜지스터(TFT1), 제1 액정 커패시터(Clc_H), 및 제1 유지 커패시터(Cst_H)를 포함한다. 또한, 상기 제2 서브 화소(SP2)는 제2 박막 트랜지스터(TFT2), 제2 액정 커패시터(Clc_L) 및 제2 유지 커패시터(Cst_L)를 포함한다.
상기 제1 박막 트랜지스터(TFT1)는 상기 제1 게이트 라인(Gi)과 연결된 게이트 전극, 상기 제1 데이터 라인(Dj)에 연결된 소오스 전극, 및 상기 제1 액정 커패시터(Clc_H)에 연결된 드레인 전극을 포함한다. 상기 제1 유지 커패시터(Cst_H)는 상기 유지 전압 라인(Com)과 상기 제1 박막 트랜지스터(TFT1)의 드레인 전극과 전기적으로 연결된다.
상기 제2 박막 트랜지스터(TFT2)는 상기 제1 게이트 라인(Gi)과 연결된 게이트 전극, 상기 제1 데이터 라인(Dj)과 연결된 소오스 전극, 및 상기 제2 액정 커패시터(Clc_L)와 연결된 드레인 전극을 포함한다. 상기 제2 유지 커패시터(Cst_L)는 상기 유지 전압 라인(Com)과 상기 제2 박막 트랜지스터(TFT2)의 드레인 전극과 전기적으로 연결된다.
상기 각 화소(PX)는 제3 박막 트랜지스터(TFT3), 제4 박막 트랜지스터(TFT4) 및 부스트 커패시터(Cboost)를 더 포함한다.
상기 제3 박막 트랜지스터(TFT3)는 상기 제1 게이트 라인(Gi)과 연결된 게이트 전극, 상기 부스트 커패시터(Cboost)와 전기적으로 연결된 소오스 전극, 및 상기 유지 전압 라인(Com)과 전기적으로 연결된 드레인 전극(137)을 포함한다.
상기 부스트 커패시터(Cboost)는 상기 제3 박막 트랜지스터(TFT3)의 소오스 전극과 전기적으로 연결된 제1 전극 및 상기 제1 박막 트랜지스터(TFT1)의 드레인 전극과 전기적으로 연결된 제2 전극을 포함한다.
상기 제4 박막 트랜지스터(TFT4)는 플로팅 상태의 게이트 전극(114), 상기 제2 박막 트랜지스터(TFT2)의 드레인 전극에 연결된 소오스 전극, 및 상기 부스트 커패시터(Cboost)의 상기 제1 전극에 연결된 드레인 전극을 포함한다.
상기 제1 게이트 라인(Gi)에 게이트 온 전압이 인가되면, 상기 제1 및 제2 박막 트랜지스터(TFT1, TFT2)가 동시에 턴-온되고, 상기 제1 데이터 라인(Dj)으로 인가된 데이터 전압은 상기 턴-온된 제1 및 제2 박막 트랜지스터(TFT1, TFT2)를 통해 상기 제1 및 제2 액정 커패시터(Clc_H, Clc_L)에 충전된다. 따라서, 제1 및 제2 노드(N1, N2)의 전위가 서로 동일해진다.
여기서, 상기 제1 액정 커패시터(Clc_H) 및 제2 액정 커패시터(Clc_L)에 충전된 상기 데이터 전압은 상기 액정층(130, 도 2에 도시됨)에 포함된 액정 분자의 배향 방향을 제어한다.
또한, 상기 제1 유지 커패시터(Cst_H) 및 제2 유지 커패시터(Cst_L)는 한 프레임 동안 상기 제1 액정 커패시터(Clc_H) 및 제2 액정 커패시터(Clc_L)에 충전된 상기 데이터 전압을 유지시키는 역할을 한다.
상기 부스트 커패시터(Cboost)는 상기 제2 액정 커패시터(Clc_L)에 충전된 전압을 감소시키고, 상기 제1 액정 커패시터(Clc_H)에 충전된 전압을 증가시켜 액정 표시 장치의 측면 시인성을 강화시키는 역할을 수행한다.
상기 제3 박막 트랜지스터(TFT3)는 상기 제1 게이트 라인(Gi)으로 인가된 상기 게이트 온 전압에 응답하여 상기 제1 및 제2 박막 트랜지스터(TFT1, TFT2)와 동시에 턴-온된다. 턴-온된 상기 제3 박막 트랜지스터(TFT3)를 통해 상기 부스트 커패시터(Cboost)의 제1 전극에 상기 유지 전압이 인가되고, 상기 턴-온된 제1 박막 트랜지스터(TFT1)를 통해 상기 부스트 커패시터(Cboost)의 제2 전극에는 상기 데이터 전압이 인가된다. 상기 유지 전압은 상기 공통 전압(Vcom)과 동일한 전압 레벨을 가질 수 있다. 따라서, 상기 부스트 커패시터(Cboost)에는 상기 데이터 전압과 상기 유지 전압 사이의 전압 차이에 해당하는 전압이 충전된다.
상기 제3 박막 트랜지스터(TFT3)는 상기 부스트 커패시터(Cboost)의 제1 전극을 초기화시키는 역할을 수행한다. 이 경우, 상기 유지 전압이 상기 제1 전극을 초기화시키기 위한 초기화 전압으로써 사용된다.
그 후, 상기 제1 게이트 라인(Gi)에 게이트 오프 전압이 인가되면, 상기 제1 내지 제3 박막 트랜지스터(TFT3)가 턴-오프되고, 그로 인해 상기 제1 서브 화소(SP1)와 상기 제2 서브 화소(SP2)는 서로 전기적으로 분리된다.
상기 제1 내지 제3 박막 트랜지스터(TFT1, TFT2, TFT3)가 턴-오프된 시점부터 소정 시간 경과하면, 상기 제4 박막 트랜지스터(TFT4)의 누설 전류에 의해서 제3 노드(N3)의 전위가 변화될 수 있다. 여기서, 상기 제4 박막 트랜지스터(TFT4)는 상기 제1 내지 제3 박막 트랜지스터(TFT1, TFT2, TFT3)의 구동 전류보다 작은 값의 누설전류를 갖도록 설계될 수 있다.
상기 게이트 신호의 하이 구간을 수평 주사 구간으로 정의하고, 한 화면을 구현하는데 소요되는 시간을 한 프레임으로 정의할 때, 상기 제4 박막 트랜지스터(TFT4)는 상기 수평 주사 구간 이후 시점부터 상기 한 프레임이 경과된 시점 이내에 존재하는 어느 시점에서 턴-온될 수 있다.
본 발명의 일 예로, 상기 제4 박막 트랜지스터(TFT4)의 누설 전류의 크기는 상기 제4 박막 트랜지스터(TFT4)의 게이트 전극과 드레인 전극 사이의 제1 기생 커패시터(Cgd)와 상기 게이트 전극과 소오스 전극 사이의 제2 기생 커패시터(Cgs)의 정전 용량을 조절하는 것에 의해서 제어될 수 있다.
결국, 상기 제4 박막 트랜지스터(TFT4)의 게이트 전극이 플로팅 상태이더라도, 누설 전류에 의해서 상기 제2 박막 트랜지스터(TFT2)의 드레인 전극은 상기 부스트 커패시터(Cboost)의 제1 전극과 전기적으로 연결될 수 있다. 이에 따라, 제2 및 제3 노드(N2, N3)의 전위가 서로 동일해지고, 동일한 전위를 갖던 상기 제1 및 제2 노드(N1, N2)는 서로 다른 전위를 갖게 된다.
이하 전하량 보존 법칙을 이용하여 제1 및 제2 노드(N1, N2)의 전위 변화에 대해 더욱 상세하게 설명한다.
도 3을 참조하면, 상기 제1 노드(N1)는 상기 제1 박막 트랜지스터(TFT1)의 드레인 전극과 상기 부스트 커패시터(Cboost)의 제2 전극 사이의 노드이고, 상기 제2 노드(N2)는 상기 제2 박막 트랜지스터(TFT2)의 드레인 전극과 상기 제4 박막 트랜지스터(TFT4)의 소오스 전극 사이의 노드이며, 상기 제3 노드(N3)는 상기 부스트 커패시터(Cboost)의 제1 전극과 상기 제4 박막 트랜지스터(TFT4)의 드레인 전극 사이의 노드이다.
상기 제1 게이트 라인(Gi)을 통해 게이트 온 전압이 인가되면, 상기 제1 박막 트랜지스터(TFT1) 및 상기 제2 박막 트랜지스터(TFT2)을 통해 제1 노드(N1) 및 제2 노드(N2)에는 데이터 전압(Vd)이 인가된다. 또한, 상기 제3 박막 트랜지스터(TFT3)를 통해 상기 제3 노드(N3)에는 유지 전압이 인가된다. 설명의 편의를 위해 상기 유지 전압을 0V로 가정할 경우 상기 제1 노드(N1) 및 상기 제2 노드(N2)에는 'Vd'가 인가되고, 상기 제3 노드(N3)에는 '0V'가 인가된다.
전하량 보존 법칙에 의해 상기 제1 액정 커패시터(Clc_H)와 제1 유지 커패시터(Cst_H)에 충전된 전하량(Qh), 상기 제2 액정 커패시터(Clc_L)와 제2 유지 커패시터(Cst_L)에 충전된 전하량(Ql), 및 상기 부스트 커패시터(Cboost)에 충전된 전하량(Qb)은 아래의 <수학식 1>과 같이 표현할 수 있다.
<수학식 1>

여기에서, Ch 및 Cl는 아래 <수학식 2>을 만족하고, Cb 는 전하 분배 축전기의 정전 용량으로 정의된다.
<수학식 2>

이어서, 상기 제1 게이트 라인(Gi)에 게이트 오프 전압이 인가되면, 제1 내지 제3 박막 트랜지스터(TFT1 ~ TFT3)는 턴 오프 상태가 된다. 이후, 제4 박막 트랜지스터(TFT4)의 누설 전류가 상승하면, 상기 제4 박막 트랜지스터(TFT4)는 턴 온 상태가 된다.
이 경우, 상기 제1 액정 커패시터(Clc_H)와 제1 유지 커패시터(Cst_H)의 전하량(Qh’), 상기 제2 액정 커패시터(Clc_L)와 제2 유지 커패시터(Cst_L)의 전하량(Ql’), 및 상기 부스트 커패시터(Cboost)의 전하량(Qb’)은 전하량 보존 법칙에 의해 하기의 <수학식 3>과 같이 표현할 수 있다.
<수학식 3>

여기서, V1은 상기 제1 노드(N1)에 인가되는 전압이고, V2는 상기 제2 노드(N2)에 인가되는 전압이다.
상기 제1 노드(N1)와 연결된 상기 제1 액정 커패시터(Clc_H), 제1 유지 커패시터(Cst_H) 및 상기 부스트 커패시터(Cboost)에 충전된 총 전하량은 보존되므로 하기의 식이 얻어진다.
<수학식 4>

또한, 상기 제3 노드(N3)와 연결된 상기 제2 액정 커패시터(Clc_L), 제2 유지 커패시터(Cst_L) 및 상기 부스트 커패시터(Cboost)에 충전된 총 전하량 역시 보존되므로 하기의 식이 얻어진다.
<수학식 5>

<수학식 1> 내지 <수학식 5>에 의해 제1 노드(N1)와 제2 노드(N2)의 전압(V1, V2)은 하기의 <수학식 6>과 같이 표시된다.
<수학식 6>

상기 데이터 전압(Vd)이 공통 전압(Vcom)보다 큰 양극성 전압인 경우, 상기 제1 노드(N1)의 전압(V1)은 상기 데이터 전압(Vd)보다 상승하고, 상기 제2 노드(N2)의 전압(V2)은 상기 데이터 전압(Vd)보다 하강한다. 상기 데이터 전압(Vd)이 공통 전압(Vcom)보다 작은 음극성 전압인 경우는 이와 반대가 된다.
따라서, 상기 제1 서브 화소(SP1)의 상기 제1 액정 커패시터(Clc_H)에 충전된 전압(V1)은 상기 제2 서브 화소(SP2)의 상기 제2 액정 커패시터(Clc_L)에 충전된 전압(V2)보다 크게 된다.
이와 같이 하나의 화소(PX) 내에 위치하는 상기 제1 및 제2 서브 화소(SP1, SP2)에 각각 충전되는 화소 전압(V1, V2)이 서로 다른 값을 가지게 되는 경우 측면 시인성이 향상될 수 있다. 구체적으로, 상기 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 하나의 영상 정보로부터 얻어진 서로 다른 감마값을 갖는 두 개의 감마 곡선이 저장되면, 상기 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)로 이루어진 하나의 화소의 감마 곡선은 이들을 합성한 감마 곡선이 된다. 한 쌍의 감마 곡선은 정면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선에 가까워질 수 있는 전압들을 포함하고, 측면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선에 가장 가까워질 수 있는 전압들을 포함한다. 이로써, 측면 시인성을 향상시킬 수 있다.
도 4는 도 3에 도시된 등가 회로를 갖는 화소의 레이 아웃을 나타낸 도면이고, 도 5는 도 4에 도시된 절단선 I-I`에 따라서 절단한 단면도이다.
도 4 및 도 5를 참조하면, 상기 제1 박막 트랜지스터(TFT1)의 게이트 전극(GE1)은 상기 제1 게이트 라인(Gi)으로부터 분기되고, 소오스 전극(SE1)은 상기 제1 데이터 라인(Dj)으로부터 분기되며, 드레인 전극(DE1)은 제1 콘택 지점(C1)에서 제1 서브화소 전극(PEa)과 전기적으로 연결된다.
상기 제1 서브화소 전극(PEa)은 상기 상부 기판(120)에 형성된 공통 전극(CE)(도 2 참조)과 함께 제1 액정 커패시터(Clc_H)를 형성하고, 제1 유지 전압 라인(Com1)과 오버랩하여 제1 유지 커패시터(Cst_H)를 형성한다.
상기 제2 박막 트랜지스터(TFT2)의 게이트 전극(GE2)은 상기 제1 게이트 라인(Gi)으로부터 분기되고, 소오스 전극(SE2)은 상기 제1 데이터 라인(Dj)으로부터 분기되며, 드레인 전극(DE2)은 제2 콘택 지점(C2)에서 제2 서브화소 전극(PEb)과 전기적으로 연결된다.
상기 제2 서브화소 전극(PEb)은 상기 상부 기판(120)에 형성된 상기 공통 전극(CE)과 함께 제2 액정 커패시터(Clc_L)를 형성하고, 제2 유지 전압 라인(Com2)과 오버랩하여 제2 유지 커패시터(Cst_L)를 형성한다.
상기 제3 박막 트랜지스터(TFT3)의 게이트 전극(GE3)은 상기 제1 게이트 라인(Gi)으로부터 분기되고, 소오스 전극(SE3)은 상기 부스트 커패시터(Cboost)의 제1 전극(A1)과 연결되며, 드레인 전극(DE3)은 상기 제3 콘택 지점(C3)에서 상기 제1 유지 전압 라인(Com1)과 전기적으로 연결된다.
상기 제4 박막 트랜지스터(TFT4)의 게이트 전극(GE4)은 아일랜드 형태로 구비되어 플로팅 상태를 가지며, 소오스 전극(SE4)은 상기 제2 박막 트랜지스터(TFT2)의 드레인 전극(DE2)으로부터 연장되고, 드레인 전극(DE4)은 상기 제3 박막 트랜지스터(TFT3)의 소오스 전극(SE3)으로부터 연장된다.
상기 부스트 커패시터(Cboost)의 제1 전극(A1)은 상기 제4 박막 트랜지스터(TFT4)의 드레인 전극(DE4)으로부터 연장되고, 제2 전극(A2)은 상기 제1 서브화소 전극(PEa)으로부터 연장된다.
상기 부스트 커패시터(Cboost)는 드레인 전극(DE4)으로부터 연장된 제1 전극, 상기 제1 서브화소 전극(PEa)으로부터 연장된 제2 전극, 및 두 전극 사이에 개재된 보호층(113)에 의해 형성된다.
도 5에서, 도면부호 111은 게이트 절연막이고, 도면부호 112는 상기 제4 박막 트랜지스터(TFT4)의 반도체층이다. 상기 제4 박막 트랜지스터(TFT4)의 반도체층(112)은 비정질 규소, 다결정 규소 또는 단결정 규소 중 하나로 형성될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다. 도 6에 도시된 구성요소 중 도 3에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 각 화소(PX)는 상기 제4 박막 트랜지스터(TFT4)의 게이트 전극과 상기 유지 전압 라인(Com) 사이에 구비된 커플링 커패시터(Ccp)를 더 포함한다. 상기 제4 박막 트랜지스터(TFT4)의 게이트 전극은 플로팅 상태를 갖는다.
그러나, 상기 유지 전압 라인(Com)에는 대략 7V 내지 8V의 유지 전압이 인가되므로, 상기 제4 박막 트랜지스터(TFT4)의 게이트 전극은 상기 커플링 커패시터(Ccp)에 의해서 상기 유지 전압 근처의 전위를 가질 수 있다. 이처럼, 상기 제4 박막 트랜지스터(TFT4)의 게이트 전극이 상기 커플링 커패시터(Ccp)에 의해서 상기 유지 전압 근처의 전위를 가지면, 상기 제1 및 제2 화소 전압(V1, V2)이 안정화되는데 소요되는 시간을 단축시킬 수 있다.
도 7은 도 6에 도시된 제1 노드, 제2 노드 및 제4 노드의 전위를 나타낸 그래프이다.
도 6 및 도 7을 참조하면, 상기 제1 게이트 라인(Gi)으로 대략 28V의 게이트 온 전압(Von)이 인가되면, 상기 제1 및 제2 노드(N1, N2)에는 데이터 전압이 인가된다. 이후, 상기 제1 게이트 라인(Gi)으로 대략 -7V의 게이트 오프 전압(Voff)이 인가되면, 상기 제4 박막 트랜지스터(TFT4) 및 상기 부스트 커패시터(Cboost)에 의해서 상기 제1 노드(N1)의 전위는 상승하고, 상기 제2 노드(N2)의 전위는 하강한다.
상기 유지 전압 라인(Com)으로 대략 8V의 유지 전압이 인가되고, 상기 커플링 커패시터(Ccp)의 정전 용량 및 상기 부스트 커패시터(Cboost)의 정전 용량이 각각 대략 0.2p 및 0.35p이라고 가정할 때, 상기 제4 노드(N4)의 전위는 대략 13V로 나타났다.
이 경우, 대략 1ms 이내에 상기 제1 노드(N1)의 전위는 상기 제1 화소 전압(V1)으로 유지되고, 상기 제2 노드(N2)의 전위는 상기 제2 화소 전압(V2)으로 유지되는 것으로 나타났다.
도 8은 제4 박막 트랜지스터의 게이트 전극에 제어 신호 인가 여부에 따른 제1 및 제2 화소 전압의 변화를 나타낸 그래프이다.
도 8에서, 제1 그래프(Grp1)는 제4 박막 트랜지스터(TFT4)의 게이트 전극에 제어 신호가 인가된 경우 데이터 전압(Vd)에 따른 제1 화소 전압(V1)을 나타내고, 제2 그래프(Grp2)는 제4 박막 트랜지스터(TFT4)의 게이트 전극에 제어 신호가 인가된 경우 데이터 전압(Vd)에 따른 제2 화소 전압(V2)을 나타낸다. 제3 그래프(Grp3)는 제4 박막 트랜지스터(TFT4)의 게이트 전극이 플로팅 상태인 경우 데이터 전압(Vd)에 따른 제1 화소 전압(V1)을 나타내고, 제4 그래프(Grp4)는 제4 박막 트랜지스터(TFT4)의 게이트 전극이 플로팅 상태인 경우 데이터 전압(Vd)에 따른 제2 화소 전압(V2)을 나타낸다.
도 8을 참조하면, 제4 박막 트랜지스터(TFT4)의 게이트 전극이 플로팅 상태일 경우(제1의 경우)에 측정된 제1 및 제2 화소 전압(V1, V2)은 제4 박막 트랜지스터(TFT4)의 게이트 전극에 제어 신호가 인가되는 경우(제2의 경우)에 획득된 상기 제1 및 제2 화소 전압(V1, V2)과 거의 유사하게 나타났다.
다만, 상기 제1의 경우 상기 부스트 커패시터(Cboost)의 정전 용량이 대략 0.3p이었다면, 상기 제2의 경우 상기 부스트 커패시터(Cboost)의 정전 용량을 상기 제1의 경우보다 높은 대략 0.35p으로 증가시킨다. 그러면, 상기 제2의 경우에도 상기 제1의 경우와 거의 근접한 크기를 갖는 상기 제1 및 제2 화소 전압(V1, V2)을 획득할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 액정 표시 패널 200 : 타이밍 컨트롤러
300 : 게이트 구동부 400 : 데이터 구동부
500 : 계조 전압 생성부 600 : 액정 표시 장치

Claims (17)

1. 다수의 화소를 포함하여 영상을 표시하는 표시장치에서,
   상기 다수의 화소 각각은,
   유지 전압을 수신하는 유지 전압 라인;
   게이트 신호에 응답하여 입력 계조에 대응하는 데이터 신호를 충전하는 제1 서브 화소;
   상기 게이트 신호에 응답하여 상기 데이터 신호를 충전하는 제2 서브 화소;
   상기 제1 및 제2 서브 화소 사이에 구비되어, 상기 제1 서브 화소에 충전된 신호를 상기 입력 계조보다 높은 제1 계조에 대응하는 신호로 증가시키고, 상기 제2 서브 화소에 충전된 신호를 상기 입력 계조보다 낮은 제2 계조에 대응하는 신호로 감소시키는 부스트 커패시터;
   상기 부스트 커패시터의 제1 전극에 초기화 전압을 인가하여 상기 부스트 커패시터의 제1 전극을 초기화시키는 초기화 소자;
   플로팅 상태의 게이트 전극을 포함하고, 상기 제2 서브 화소와 연결된 제1 전극, 상기 부스트 커패시터와 연결된 제2 전극을 포함하는 스위칭 트랜지스터; 및
   상기 스위칭 트랜지스터의 상기 게이트 전극과 상기 유지 전압 라인 사이에 연결된 커플링 커패시터를 포함하는 것을 특징으로 하는 표시장치.
2. 제1항에 있어서, 상기 각 화소는,
   상기 게이트 신호를 수신하는 게이트 라인; 및
   상기 데이터 신호를 수신하는 데이터 라인을 포함하고,
   상기 제1 및 제2 서브 화소 각각은 상기 게이트 라인과 상기 데이터 라인에 연결된 것을 특징으로 하는 표시장치.
3. 제2항에 있어서, 상기 제1 서브 화소는,
   상기 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 소오스 전극 및 상기 부스트 커패시터의 제2 전극에 연결된 드레인 전극을 포함하는 제1 트랜지스터; 및
   상기 제1 트랜지스터의 상기 드레인 전극에 연결된 제1 액정 커패시터를 포함하고,
   상기 제2 서브 화소는,
   상기 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 소오스 전극 및 상기 스위칭 트랜지스터의 상기 제1 전극에 연결된 드레인 전극을 포함하는 제2 트랜지스터; 및
   상기 제2 트랜지스터의 상기 드레인 전극에 연결된 제2 액정 커패시터를 포함하는 것을 특징으로 하는 표시장치.
4. 제3항에 있어서, 상기 초기화 소자는 상기 게이트 라인에 연결된 게이트 전극, 상기 초기화 전압을 수신하는 소오스 전극 및 상기 부스트 커패시터의 제1 전극에 연결된 드레인 전극으로 이루어진 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터는 상기 게이트 신호에 응답하여 상기 부스트 커패시터의 제1 전극에 상기 초기화 전압을 인가하는 것을 특징으로 하는 표시장치.
5. 제4항에 있어서,
   상기 제3 트랜지스터의 소오스 전극은 상기 유지 전압 라인에 연결되어 상기 유지 전압을 상기 초기화 전압으로써 수신하는 것을 특징으로 하는 표시장치.
6. 제5항에 있어서, 상기 제1 서브 화소는 상기 유지 전압 라인과 상기 제1 트랜지스터의 상기 드레인 전극에 연결된 제1 유지 커패시터를 더 포함하며,
   상기 제2 서브 화소는 상기 유지 전압 라인과 상기 제2 트랜지스터의 상기 드레인 전극에 연결된 제2 유지 커패시터를 더 포함하는 것을 특징으로 하는 표시장치.
7. 제5항에 있어서, 상기 스위칭 트랜지스터는 플로팅 상태의 상기 게이트 전극, 상기 제2 트랜지스터의 드레인 전극에 연결된 소오스 전극 및 상기 부스트 커패시터의 상기 제1 전극에 연결된 드레인 전극을 포함하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
8. 제7항에 있어서, 상기 제1 및 제3 트랜지스터의 구동 전류는 상기 제4 트랜지스터의 누설 전류보다 큰 것을 특징으로 하는 표시장치.
9. 삭제
10. 다수의 화소를 포함하여 영상을 표시하는 표시장치에서,
    상기 다수의 화소 각각은,
    유지 전압을 수신하는 유지 전압 라인;
    게이트 신호를 수신하는 게이트 라인;
    상기 게이트 라인과 교차하며, 데이터 신호를 수신하는 데이터 라인;
    제1 및 제2 서브화소 전극을 포함하는 화소 전극;
    상기 게이트 라인, 상기 데이터 라인 및 상기 제1 서브화소 전극에 연결된 제1 트랜지스터;
    상기 게이트 라인, 상기 데이터 라인 및 상기 제2 서브화소 전극에 연결된 제2 트랜지스터;
    상기 제1 서브화소 전극에 연결된 부스트 커패시터;
    상기 게이트 라인, 상기 부스트 커패시터, 및 상기 유지 전압 라인에 연결된 제3 트랜지스터;
    게이트 전극을 포함하고, 상기 제2 서브화소 전극과 상기 부스트 커패시터 사이에 연결된 제4 트랜지스터; 및
    상기 제4 트랜지스터의 상기 게이트 전극과 상기 유지 전압 라인 사이에 연결된 커플링 커패시터를 포함하는 것을 특징으로 하는 표시장치.
11. 제10항에 있어서, 상기 제1 트랜지스터는 상기 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 소오스 전극 및 상기 제1 서브화소 전극에 연결된 드레인 전극을 포함하고,
    상기 제2 트랜지스터는 상기 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 소오스 전극 및 상기 제2 서브화소 전극에 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시장치.
12. 삭제
13. 제11항에 있어서, 상기 제3 트랜지스터는 상기 게이트 라인에 연결된 게이트 전극, 상기 부스트 커패시터에 연결된 소오스 전극 및 상기 유지 전압 라인에 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시장치.
14. 제11항에 있어서, 상기 제4 트랜지스터는 플로팅 상태의 상기 게이트 전극, 상기 제2 서브화소 전극에 연결된 소오스 전극 및 상기 부스트 커패시터에 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시장치.
15. 제14항에 있어서, 상기 부스트 커패시터는 상기 제4 트랜지스터의 드레인 전극으로부터 연장된 제1 전극, 상기 제1 서브화소 전극으로부터 연장된 제2 전극, 및 상기 제1 및 제2 전극 사이에 개재된 유전층을 포함하는 것을 특징으로 하는 표시장치.
16. 삭제
17. 제10항에 있어서, 상기 각 화소는 액정층을 사이에 두고 상기 제1 및 제2 서브화소 전극과 마주하는 공통 전극을 더 포함하는 것을 특징으로 하는 표시장치.

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