CN1244152C

CN1244152C - 半导体装置

Info

Publication number: CN1244152C
Application number: CN02150573.XA
Authority: CN
Inventors: 田手原健一; 衣笠教英
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-11-16
Filing date: 2002-11-14
Publication date: 2006-03-01
Anticipated expiration: 2022-11-14
Also published as: TW200300600A; US20030094969A1; CN1420563A; US20040252427A1; TW200426993A; US6921950B2; US6967381B2; TWI233662B; TWI233686B

Abstract

本发明是为了提高在电源端子及接地端子处于开放状态时的半导体装置的耐冲击电荷的性能。在有相互串联的第1、第2及第3反相器100、200、300的半导体装置上，为将外部加在信号输入端子10上的正冲击电荷导向电源线21的第1输入保护电源50，加上为将外部加在信号输入端子10上的负冲击电荷导向接地线31的第2输入保护电源60，又为了从第1输入保护电路50导向电源线21，再从第2反相器200中的P沟道晶体管201流向第3反相器300的冲击电荷导向接地线31，设置了内部保护电路250。

Description

半导体装置

技术领域

本发明涉及为防止半导体装置的静电破坏的电路技术。

背景技术

拥有为把来自外部加在信号输入端子的正冲击电荷传导给电源线的第1输入保护电路和为将来自外部加在信号输入端子的负冲击电荷导向接地线的第2输入保护电路的半导体装置(半导体集成电路)已为众所周知。第1及第2输入保护电路，由各种二极管、MOS晶体管、双极晶体管中的任何一种所构成。(参照专利文献1)。

(专利文献1：日本国特开平9-139466号公报)

本发明所要解决的课题是：通过多个串联在一起的反相器，可以构成迟延电路。各反相器，由P沟道MOS晶体管和N沟道MOS晶体管所构成。若在具有这样的延迟电路的半导体装置上采用上述第1及第2的输入保护电路的话，即便是在信号输入端子上施加冲击电荷，与该信号输入端子直接相连的第一级反相器可以避免栅绝缘层的破坏。但是，假如在应装载在这个半导体装置上的机器的组线中，电源端子及接地端子处于开放状态(无电压状态)时正冲击电荷施加给信号输入端子的话，曾经出现过内部的反相器中的栅绝缘层的破坏现象。

发明内容

本发明的目的是为了提高半导体装置的耐冲击性。

本发明为解决课题所采用的方法是：为了达到上述提高半导体装置的耐冲击性的目的，本发明的半导体装置包括第1、第2及第3逻辑电路，信号输入端子，电源线，接地线和内部保护电路；上述第1、第2及第3逻辑电路，分别具有反相输入的功能，且直接或者是间接地相互串联联接着；上述信号输入端子，为将来自外部的信号提供给上述第1逻辑电路的信号输入端子；上述电源线，能将来自外部的信号提供给第1、第2及第3逻辑电路；上述接地线，能将来自外部的信号提供给第1、第2及第3逻辑电路；上述内部保护电路，存在于上述第2逻辑电路的输出部分和上述第3逻辑电路的输入部分之间的联接部分，有将对上述联接部分施加的冲击电荷导向上述接地线的通路。

附图说明

图1表示本发明的半导体装置的构成例的电路图。

图2是图1所示半导体的部分断面图。

图3表示本发明的其他半导体装置的构成例的电路图。

图4是图3所示半导体的部分断面图。

图5表示本发明的另外还有一些半导体装置的构成例的电路图。

图6是图5所示半导体的部分断面图。

图7表示图1、图3及图5的变形例的电路图。

图8表示图1、图3及图5的其他变形例的电路图。

具体实施方式

下面，参照图面详细说明本发明的具体实施方式。

图1表示本发明的半导体装置的构成例的电路图。图1的半导体装置包括，信号输入端子10、电源端子20、接地端子30、信号输入线11、电源线21、接地线31、第1输入保护电路50、第2输入保护电路60、第1反相器100、第2反相器200、内部保护电路250和第3反相器300。

第1、第2及第3反相器100、200、300，相互串联联接。第1反相器100，是由P沟道MOS晶体管101和N沟道MOS晶体管102构成的CMOS反相器。103是第1反相器100的输出线。第2反相器200也是，由P沟道MOS晶体管201和N沟道MOS晶体管202构成的CMOS反相器。203是第2反相器200的输出线。第3反相器300也同样是，由P沟道MOS晶体管301和N沟道MOS晶体管302构成的CMOS反相器。303是第3反相器300的输出线。

信号输入线11，将来自外部的通过信号输入端子10的信息提供给第1反相器100。电源线20，将从外部通过电源端子20所提供的正电源电压提供给第1、第2及第3反相器100、200、300。接地线31，将从外部通过接地端子30所提供的接地电压提供给第1、第2及第3反相器100、200、300。

第1输入保护电路50，为将外部通过信号输入端子10所提供的正冲击电荷导向电源线21，由二极管51构成。第2输入保护电路60，为将外部通过信号输入端子10所提供的负冲击电荷导向接地线31，由二极管61构成。内部保护电路250，是为从第1输入保护电路50导向电源线21，和为将从第2反相器200中的P沟道MOS晶体管201已流向第3反相器300的正冲击电荷导向接地线31的电路，介于第2反相器200的输出部分和第3反相器300的输入部分之间的联接部分的半导体基板上制成了分散电阻251。252是第3反相器300的输入线。

图2是图1所示半导体的部分断面图。第2反相器200、内部保护电路250和第3反相器300被制成在P型基板70上。71及72各自为P型隔离区域。P沟道MOS晶体管201，由在各个N型阱区域211上制成的P型扩散源极区域212、P型扩散漏极区域213和集成硅栅电极214构成。N沟道MOS晶体管202，由在各个P型阱区域221上制成的N型扩散源极区域222、N型扩散漏极区域223和集成硅栅电极224构成。P型扩散电阻251，由通过在N型外延区域261上制成P型扩散电阻区域262而构成的。因此，将P型扩散电阻区域262做为发射极，N型外延区域261做为基极，P型基板做为集电极就制成了寄生PNP晶体管。而且，P型基板70及P型隔离区域72，连接着接地线31。P沟道MOS晶体管301，由在各个N型阱区域311上制成的P型扩散源极区域312、P型扩散漏极区域313和集成硅栅电极314构成。N型沟道MOS晶体管302，由在各个P型阱区域321上制成的N型扩散源极区域322、N型扩散漏极区域323和集成硅栅电极324构成。

若使用有图1及图2所示构成的半导体装置，即便是在电源端子20及接地端子30处于开放状态下信号输入端子10被强加以正冲击电荷的话，这些正冲击电荷会被第1输入保护电路50导向电源线21。由此，第1反相器100的栅绝缘层就得到保护。但是，由于正冲击电荷流入电源线21，犹如从外部电源电压施加在电源端子20的状态相同。因此，第1及第2反相器100、200进行反转输入操作。在此，因为接续在信号输入端子10上的信号输入线11有H(高)电平，所以，第1反相器100的输出线103就成为L(低)电平，第2反相器200的输出线203就成为H(高)电平。也就是，第2反相器200中的P沟道MOS晶体管201导通。其结果，来自电源线21的正冲击电荷通过P沟道MOS晶体管201流向第2反相器200的输出线203。在此，若将由P型扩散电阻区域262、N型外延区域261、P型基板70制成的寄生PNP型晶体管的集电极、发射极之间的击穿电压定为BVCEO(基极电路开放)，那么，连接在第2反相器的输出线203上的P型扩散电阻区域262的电势刚刚超过BVCEO时击穿这个寄生PNP晶体管的结果，冲击电荷被引向接地线31。由此，第3反相器300的栅绝缘层得到保护。

在电源端子20及接地端子30处于被开放状态时，信号输入端子10被施加负冲击电荷的情况下，这些负冲击电荷会被第2输入保护电路60导向接地线31。由此，第1反相器100的栅绝缘层就得到保护。并且，由于第1及第2反相器100、200不会进行反转输入操作，就不会产生第3反相器300的栅绝缘层破坏的问题。

并且，取代上述P型扩散电阻251而采用N型扩散电阻也是可能的。

图3表示本发明的其他半导体装置的构成例的电路图。图3中的内部保护电路250，包括有介于第2反相器200的输出部分和接地线31之间的联接部分的NPN型晶体管253。这个NPN型晶体管253的集电极连接于第2反相器输出线203，发射极直接连接于接地线31，基极通过P型扩散电阻254连接于接地线31。

图4是图3所示半导体的部分断面图。NPN晶体管253和P型扩散电阻254被制成在P型基板70上。271是P型隔离区域。NPN晶体管253，由在各个N型外延区域272上制成的N型扩散集电极区域273、P型扩散基极区域274和N型扩散发射极区域275构成。P型扩散电阻254，由在N型外延区域276上制成P型扩散电阻区域277而构成。278是基极配线。

有图3及图4所示构成的半导体装置也是同样，即便是在电源端子20及接地端子30处于开放状态时信号输入端子10被强加以正冲击电荷，这些冲击电荷会经过第1输入保护电路50流向电源线21，从这条电源线21正冲击电荷通过P沟道MOS晶体管201流出到第2反相器的输出线203。在此，若将由NPN型晶体管的253的集电极、发射极之间的击穿电压做为BVCEO(基极电路电阻接地)，那么，连接在第2反相器的输出线203上的N型扩散集电极区域273的电势刚刚超过BVCEO时击穿这个寄生NPN晶体管253的结果，是冲击电荷被引向接地线31。由此，第3反相器300的栅绝缘层得到保护。

并且，取代上述NPN晶体管253而采用PNP晶体管也是可能的。

图5表示本发明的另外还有一些半导体装置的构成例的电路图。图5中的内部保护电路250，包括有介于第2反相器200的输出部分和接地线31之间的联接部分的N沟道MOS晶体管255。这个N沟道MOS晶体管255的漏极连接于第2反相器输出线203，栅极和源极连接于接地线31。

图6是图5所示半导体的部分断面图。N沟道MOS晶体管255，由各个在P型阱区域281上制成的N型扩散源极区域282、N型扩散漏极区域283和集成硅栅电极284而构成。

有图5及图6所示构成的半导体装置也是同样，即便是在电源端子20及接地端子30处于开放状态时信号输入端子10被强加以正冲击电荷，这些冲击电荷会经过第1输入保护电路50流出到电源线21，从电源线21的正冲击电荷通过P沟道MOS晶体管201流向第2反相器的输出线203。在此，若将由N沟道MOS型晶体管的255的漏极、源极之间的击穿电压定为BVCEO(基极电路电阻接地)，那么，连接在第2反相器的输出线203上的N型扩散漏极区域283的电势刚刚超过BVCEO时击穿这个N沟道MOS晶体管255的结果，冲击电荷被引向接地线31。由此，第3反相器300的栅绝缘层得到保护。

并且，取代上述N沟道MOS晶体管255而采用P沟道MOS晶体管也是可能的。

对于上述的图1、图3及图5中的第1及第2输入保护电路50、60并不只限于使用二极管的结构这一点就不必再提了。若按照如图7的做法，第1输入保护电路50由P沟道MOS晶体管52构成，第2输入保护电路60则由N沟道MOS晶体管62构成。还有，如按照图8的做法，第1输入保护电路50由NPN晶体管53构成，第2输入保护电路60则由另外的NPN晶体管63构成。这些NPN晶体管53、63中至少有一种可以换成PNP晶体管。

还有，在以上的说明中，在第2反相器200的输出部分和第3反相器300的输入部分之间插入内部保护电路250，但是，根据需要再在后段的奇数段的反相器的输入部分上同样设置内部保护电路亦可。不限制于反相器100、200、300，对于NAND栅、NOR栅等的，有使每一个输入有反转机能的复数个逻辑电路的串联的情况，本发明亦适用。

本发明的效果，正如上所述那样，按照本发明的做法，包括使每一个输入都有反转机能且直接或间接地相互串联的第1、第2及第3逻辑电路的半导体装置中，还包括存在于第2逻辑电路的输出部分和上述第3逻辑电路的输入部分之间的联接部分，将引起上述电源线的正冲击电荷的上述联接部分的电荷导向上述接地线的通路的内部保护电路，所以，提高了半导体装置的耐冲击性。

Claims

1.一种半导体装置，其中：

上述半导体装置包括，第1、第2及第3逻辑电路，信号输入端子，电源线，接地线和内部保护电路；

上述第1、第2及第3逻辑电路，分别具有反相输入的功能，且直接或者是间接地相互串联联接着；

上述信号输入端子，为将来自外部的信号提供给上述第1逻辑电路的信号输入端子；

上述电源线，能将来自外部的信号提供给第1、第2及第3逻辑电路；

上述接地线，能将来自外部的信号提供给第1、第2及第3逻辑电路；

上述内部保护电路，存在于上述第2逻辑电路的输出部分和上述第3逻辑电路的输入部分之间的联接部分，有将对上述联接部分施加的冲击电荷导向上述接地线的通路。

2.根据权利要求第1项所涉及的半导体装置，其中：

上述第1、第2及第3逻辑电路，是由P沟道MOS晶体管和N沟道MOS晶体管构成的反相器。

3.根据权利要求第1项所涉及的半导体装置，其中：

还包括有能将来自外部加给上述信号输入端子的正冲击电荷导向上述电源线的通路的输入保护电路。

4.根据权利要求第3项所涉及的半导体装置，其中：

上述输入保护电路，由二极管，MOS晶体管，或者是双极性晶体管中的任何一个构成。

5.根据权利要求第1项所涉及的半导体装置，其中：

上述内部保护电路，包括在半导体基板上制成的扩散电阻；

上述扩散电阻至少有一端联接于上述第2逻辑电路的输出部分和上述第3逻辑电路的输入部分之间的联接部分。

6.根据权利要求第5项所涉及的半导体装置，其中：

上述扩散电阻包括：连接在上述接地线上的P型区域；在上述P型区域上制成的N型区域；在上述N型区域中扩散制成的，且介于上述第2逻辑电路的输出部分和上述第3逻辑电路的输入部分之间的联接部分的P型扩散区域。

7.根据权利要求第1项所涉及的半导体装置，其中：

上述内部保护电路，包括介于上述第2逻辑电路的输出部分和上述接地线之间的联接部分的双极性晶体管。

8.根据权利要求第7项所涉及的半导体装置，其中：

上述双极性晶体管，包含有连接在上述第2逻辑电路的输出部分的集电极、基极、连接在上述接地线上的发射极的NPN晶体管。

9.根据权利要求第8项所涉及的半导体装置，其中：

上述NPN晶体管包括：N型外延区域；在上述N型外延区域内制成的连接在上述第2逻辑电路的输出部分上的N型扩散集电极区域；在上述N型外延区域内制成的P型扩散基极区域；在上述P型扩散基极区域内扩散制成的，且连接在上述接地线上的N型发射极区域。

10.根据权利要求第8项所涉及的半导体装置，其中：

还包括介于上述NPN型晶体管的基极和上述接地线之间的联接部分的电阻。

11.根据权利要求第9项所涉及的半导体装置，其中：

还包括介于上述P型扩散基极区域和上述接地线之间的联接部分的P型扩散电阻区域。

12.根据权利要求第1项所涉及的半导体装置，其中：

上述内部保护电路，包括介于上述第2逻辑电路的输出部分和上述接地线之间的联接部分的MOS晶体管。

13.根据权利要求第12项所涉及的半导体装置，其中：

上述MOS晶体管，为有连接在上述第2逻辑电路的输出部分的漏极，连接于上述接地线的栅极及源极的N沟道MOS晶体管。

14.根据权利要求第13项所涉及的半导体装置，其中：

上述N沟道MOS晶体管包括，P型区域；在上述P型区域中扩散制成的，且连接于上述第2逻辑电路的输出部分的N型扩散漏极区域；连接于上述接地线的栅电极；在上述P型区域内扩散制成，且连接于上述接地线的N型扩散源极区域。