CN101617452A - 可提供较低电压电路保护的mos晶体管触发暂态电压抑制器 - Google Patents
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Abstract
一种制成为集成电路(IC)的电子器件，其中，该电子器件进一步包含暂态电压抑制(TVS)电路。该TVS电路包含有触发MOS晶体管，连接于第一双极结晶体管(BJT)的发射极与集电极之间，该第一BJT与第BJT耦合，并形成一SCR，以作为TVS电路的主要箝位电路。并且，该TVS电路进一步包含有触发电路，用以产生触发信号以输入至触发MOS晶体管，其中触发电路包含多个堆叠MOS晶体管，在保持低漏电流的同时，其通过暂态电压来转变为导通状态。
Description
技术领域
本发明涉及一种电路结构及制造暂态电压抑制器(TVS)的方法。更具体的是，本发明涉及一种改良的电路结构及制造暂态电压抑制器(TVS)的方法，该暂态电压抑制器通过一MOS触发，从而可提供在明显降低的电压下，例如为3.3伏特，的电压抑制保护。
背景技术
暂态电压抑制器(TVS)通常应用于保护集成电路以避免过电压意外加在集成电路上的时候对集成电路造成损害。集成电路通常设计为可以在正常电压范围的下运行。然而，在许多情况下，例如静电放电(ESD)、电气快速瞬变和闪电，一个未曾预料到的和不可控的高电压可能就会意外的对电路造成冲击。当发生这种过电压的情况时，就需要TVS去实现保护功能，以避免可能会对集成电路造成的损害。随着包含有对高电压敏感的集成电路的装置数量的不断提高，对于TVS保护的需求也随之增加。TVS的典型应用包括USB电源与数据线防护、数字视频接口、高速以太网络、笔记本型计算机、显示器、以及平面显示器等方面的应用。
图1A-1示出了一种典型商用的双通道TVS阵列10。这里有两组控向二极管，也就是，二极管15-H、15-L和20-H、20-L分别针对两输入/输出(I/Os)端口当中的I/O-1和I/O-2。此外，还有一个较大尺寸的齐纳二极管，也就是二极管30，作为一个由高压端，例如Vcc，至接地电压端，例如Gnd，的一个雪崩二极管。同时，当正电压加在其中一个输入输出衬垫时，高压侧的二极管15-H、20-H提供正向偏压并且受到了大的Vcc-Gnd二极管(也就是齐纳二极管30)的箝位。控向二极管15-H、15-L与20-H、20-L被设计为具有较小的尺寸来降低输入/输出电容，并且由此降低在例如高速内部网络应用当中的高速线路的介入损耗。图1A-2为如图1A-1中所示TVS 10的位于Vcc与接地电压之间反向电流IR与反向阻断电压双通道特性关系示意图。如图1A-2中所示的反向电流IR代表通过齐纳二极管，也就是Vcc与GND之间，的反向电流。此处假设每一控向二极管的反向击穿电压(BV)大于齐纳二极管的反向击穿电压。但应当注意，在高电流下，当Vcc至Gnd衬垫电压等于或高于控向二极管反向击穿电压总和时，电流也会流经全部两串联的控向二极管通路。因为相对于BJT(双极结晶体管)或者SCR(可控硅整流器)加BJT来说，齐纳二极管每单位面积具有较高的阻抗，这实际上在更高电流下成为了一个缺点，因为控向二极管也必须在反向传导时足够坚固。在同时具有SCR与BJT的例子中，齐纳箝位电压在高电流下会较低，因此控向二极管的通路将不会导通。Vcc至Gnd的二极管30与控向二极管15和20的击穿电压应当大于工作电压(Vrwm)，因此这些二极管只有在暂态电压下导通。Vcc至Gnd箝位二极管的问题在于，一般这些二极管在反向阻断模式下具有高阻抗性，因而需要相当大的区域来降低阻抗。如图1A-2所示，高阻抗将导致在高电流下BV的增高。这样的结果并不令人满意，因为高的BV不仅仅容易造成上述控向二极管的损坏，同时也会使TVS装置所要保护的电路损坏。需要采用较大尺寸的二极管将限制采用了TVS电路的器件进一步小型化。
如图1B-1所示，一种常用于集成电路的用来避免这个缺点方法是使用齐纳触发的NPN来作为箝位装置。如图中所示的TVS电路50包含有NPN双极结晶体管55，与齐纳二极管60并联，作为齐纳触发的NPN双极结TVS装置。图1B-2所示为齐纳触发NPN二极管装置的电流-电压(IV)示意图。图1B-2显示，当NPN双极结晶体管55的集电极电压达到齐纳二极管60的击穿电压时，双极NPN会导通并且快速地将其拉至一个较低的电压，该电压称之为BVceo或是保持电压，其中BVceo表示当晶体管基极开路时，其集电极与发射极之间的击穿电压。然而，对一个采用了TVS电路的装置来说，这种骤回的现象也不是令人满意的。因为骤回的现象将会产生反向电压的突然降低，进而因为负向阻抗而产生电路的振荡。
为了解决骤回的难题，与本案相同发明人于2006年5月31日提出了美国专利申请第11/444,555号专利。该案所公开的内容一并纳入本申请案做为参考。申请案第11/444,555号中所公开的TVS电路用来保护工作在大约5伏特电压的装置，并且能有效的达到5伏特装置的保护。然而，除上述所讨论的突然大幅电压下降所产生的技术难题之外，仍需要将暂态电压保护进一步降低到更低的电压，例如3.3伏特。尽管其公开的TVS电路已经可以有效对运行于大约5伏特的工作电压下的电路进行保护，但是在低于5伏特电压时因为触发二极管所产生的漏电流增加而产生的几乎无法使用的情形下，无法提供所需要的保护。
因此，在提供一种新的及改良的电路结构与制造方法来解决以上所述的各种困难方面，需求依然存在。尤其是，仍然需要提供一种新的及改良了的TVS电路，以便能够提供更好的电压箝位功能，占据较小的区域，消除或将骤回电压变化幅度进一步降低到3伏特至5伏特的之间，从而能有效保护工作在较低电压下的装置。
发明内容
鉴于此，本发明目的在于提供一种改良的TVS电路，可以更好的将电压钳制在更低的电压水平，因而可以给工作在5至3.3伏特之间或更低电压的器件提供TVS保护，这样即可解决前述所讨论的各种限制与难题。
本发明的另一目的在于提供一种TVS保护电路，通过具有3.3伏特至5伏特之间可调的低触发电压和低泄漏的堆叠PMOS二极管来实现。
本发明的另一目的在于提供一种TVS保护电路，具有3.3至5伏特之间可调的低触发电压，通过将TVS保护电路作为可调的低骤回电压的MOS触发TVS来实现。其中该MOS-SCR并不需要负电阻即可运行，并可提供良好的箝位特性。
本发明的另一目的在于提供一种TVS保护电路，具有介于3.3至5伏特之可调的低触发电压，通过具有高压侧二极管和用以抑制输入/输出至输入/输出的闭锁现象的N型掩埋层(NBL)的TVS保护电路来实现，并使得装置的性能获得进一步的提高。
简单来说，本发明的一个优选的实施例公开了一种暂态电压抑制(TVS)电路，用以抑制暂态电压。该暂态电压抑制(TVS)电路包括触发MOS晶体管，连接于第一双极结晶体管(BJT)的发射极与集电极之间，该第一BJT与第二BJT耦合，以形成一SCR，用来作为TVS电路的主要箝位电路。该TVS电路进一步包含触发电路，用以产生触发信号给触发MOS晶体管，其中，触发电路包括多个堆叠MOS晶体管，用以当保持低漏电流时，可以由暂态电压触发而转变为导通状态。在一个典型实施例中，多个堆叠MOS晶体管进一步包含有多个堆叠PMOS晶体管。在一个典型实施例中，多个堆叠MOS晶体管进一步包含有多个堆叠PMOS晶体管，且每个堆叠PMOS晶体管具有体区，该体区结合源极或结合Vcc电压以建立反向偏压。在一个典型实施例中，触发电路进一步包含一NMOS晶体管和一CMOS晶体管，为触发MOS晶体管产生触发信号。在一个典型实施中，多个堆叠MOS晶体管进一步包含多个堆叠晶体管，且每一个多个堆叠晶体管的体区结合于源极并结合于Vcc电压以建立反向偏压，用以当保持低漏电流时，通过介于三至五伏特之间的暂态电压而转变为导通状态。在一个典型实施例中，第一BJT进一步包含有一NPN双极结晶体管(BJT)。在一个典型实施例中，触发MOS晶体管进一步包含有NMOS晶体管。在一个典型实施例中，第二BJT耦合第一BJT，从而形成可控硅整流器(SCR)，其中第二BJT触发一SCR电流流经该SCR，用以更进一步限制由暂态电压所引起的反向阻断电压的升高。在另一个典型实施例中，触发MOS晶体管触发第二BJT，用以经由第二BJT传输电流于BJT模式，并以比经由第二BJT的初始电流更高的反向电流来开启SCR。在另一个典型实施中，此TVS电路进一步包含有至少一个控向二极管，与触发电路并联，并导电连接至输入/输出端，用以控制较高电压与较低电压端之间的正常电流。在另一个典型实施例中，触发电路、MOS晶体管、第一以及第二BJT是利用标准的CMOS工艺制造，并设置于半导体衬底上，制成为集成电路(IC)芯片。在另一个典型实施例中，触发电路、MOS晶体管、第一以及第二BJT是相互分立的电路器件。在另一个典型实施例中，触发电路、MOS晶体管、第一以及第二BJT通过分立电路器件和集成电路芯片的混合使用实现，其中，集成电路芯片是使用标准的CMOS技术制造，将该IC芯片设置于半导体衬底上实现。在另一个典型示范例中，触发电路、MOS晶体管、第一以及第二BJT是利用标准的Bi-CMOS(双载子互补式金属氧化物半导体)工艺所制造，并设置于半导体衬底上，制成集成电路(IC)芯片。
本发明还公开了一种集成有暂态电压抑制器(TVS)电路的电子器件的制造方法。此制造方法包含有连接触发MOS晶体管于第一双极结晶体管(BJT)的发射极与集电极之间的步骤，随后耦合第二BJT，以形成一SCR，来作为TVS电路的主要箝位电路。在一个典型实施例中，此制造方法进一步包含从触发电路产生触发信号并输入至触发MOS晶体管的步骤，其是通过堆叠多个MOS晶体管实现的，以便在保持低漏电流的同时，能够通过暂态电压而转变为导通状态。在一个典型实施例中，堆叠多个MOS晶体管的步骤包含有堆叠多个PMOS晶体管的步骤。在另一个典型实施例中，堆叠多个MOS晶体管的步骤包含有堆叠多个PMOS晶体管，且每个PMOS晶体管的体区结合于源极或结合于Vcc电压以建立反向偏压。在另一个典型实施例中，从触发电路产生触发信号的步骤进一步包含有连接多个堆叠MOS晶体管至NMOS晶体管和CMOS晶体管的步骤，用以为触发MOS晶体管产生触发信号。在另一个典型实施例中，堆叠多个MOS晶体管的步骤进一步包含有堆叠多个PMOS晶体管的步骤，且每一个PMOS晶体管的体区结合于源极或结合于Vcc电压以建立反向偏压，用以当保持低的漏电流时，通过介于三至五伏特之间的暂态电压而转变为导通状态。
上述本发明的目的和优势，对于在本领域拥有通常技术的人员来说，在阅读过下述优选的实施例的说明及其所附的各种附图之后，无疑将显而易见。
附图说明
图1A-1是一种传统的TVS装置的电路图，图1A-2为一个电流-电压图，意即电流对应电压图，用以说明TVS装置的反向特性。
图1B-1是另一种传统的TVS装置的电路图，图1B-2为一个电流-电压图，用以说明TVS装置的反向特性，其中显示了电压在通过NPN双极结晶体管的电流被触发时，所发生的突然的骤回电压降。
图2A是本发明TVS电路的电路图。图2B是一个电流-电压图，示出了该TVS装置的反向特性，其中骤回电压降明显的减小。
图3A是一电路图，描述了本发明所述的一种MOS触发TVS，用以触发并保护工作在3伏特至5伏特之间的电压下的装置。
图3B是一电路图，用以说明具有三个和四个堆叠PMOS晶体管的触发电路的输入电压对于输出电压的变化。
图3C是一电路图，用以说明漏电流根据供电电压的变化。
图4A和图4B为顶视图，示出了本发明所述MOS触发TVS的总体布图。
图4C和图4D是沿着图4B中剖面线A-A’与B-B”的侧剖面图，示出了图3所示TVS装置的电路元件，其中IC设置于半导体衬底之上。
图5是一电流-电压图，说明了本发明所公开的TVS所改良了的箝位性能。
具体实施方式
为了更好的理解本发明，以下关于图2A与图2B的说明被用以作为先前所公开的本申请案的普通发明的TVS的背景参考信息。图2A与图2B分别为申请案第11/444,555号中所公开的TVS电路100的电路图和电流-电压图(即电流对应电压图)。此TVS电路100安装于接地电压端(Gnd)105与Vcc电压端110之间，以作为一Vcc-Gnd箝位电路。TVS电路100包含有二组控向二极管，也就是，二极管115-H与115-L以及120-H与120-L，每一组二极管分别对应于两个输入/输出(I/O)端125-1与125-2。并且，还有一个齐纳二极管，也就是二极管130，其具有较大的尺寸，以作为从高压端(也就是Vcc端)到接地电压端(也就是Gnd端)的雪崩二极管来使用。齐纳二极管130与电阻135串联连接，并与NPN双极结晶体管140并联连接。而PNP双极结晶体管142是与NPN双极结晶体管140建构形成一个具有高保持电流与电压的PNPN可控硅整流器(SCR)结构150。触发二极管130的击穿电压，也就是BV，是低于或等于NPN双极结晶体管140的BVceo，其中BVceo表示当晶体管基极开路时，其集电极与发射极之间的击穿电压。
BV(触发二极管) BVceo
图2B是电流对应电压示意图，用以参照图2A与传统的TVS比较TVS的操作特性。当高于正常操作电压的暂态电压施加到TVS电路时，因为触发二极管130的击穿电压BV经调整为小于BVceo，反向电流就会被触发从而流过齐纳二极管130。当电压升高，该装置会转换为由NPN140导通的BJT模式。当电压进一步升高，SCR150会被激活并且开始传导电流。SCR的开启会引起反向阻断电压VR的轻微下降。图2B也显示了其他电流-电压图，即，曲线160表示图1A-1中的二极管TVS，曲线170表示图1B-1中的BJTTVS。和曲线160与曲线170相比，通过将触发二极管的BV调整到小于具有基极开路的发射极击穿电压，也就是BVceo，将使得电压骤回的问题得以解决。因为NPN晶体管快速开启，该操作模式的顺序具有快速响应的优点。再者，通过SCR触发电压来开启SCR150以保护NPN双极结晶体管140，当SCR的运行引起最小的电阻时，在高电流下的BV升高会被最小化。这样可以解决在高电流时高BV的难题，这一难题不仅会引起控向二极管的击穿，也会对TVS装置所要保护的电路造成损害。
TVS系统的详细运行方式可以进一步从下列说明来了解。一般来说，TVS会在系统中造成偏压，其高压端Vcc与接地电压端Gnd连接到需要保护的系统。也有许多应用，其中高压端Vcc在特殊的应用中是靠左浮置(leftfloating)。然后，+Ve或-Ve的快速波动(zap)会施加到相对于接地端Gnd的输入/输出(I/O)端。当+Ve的快速波动施加到输入/输出端上，上部的二极管会施以正向偏压，并且当电压到达触发二极管BV时，电流会流经和触发二极管130串联的电阻器135。当在电阻器135中的电压降达到0.6伏特时，则NPN双极结晶体管140的基极-发射极结会正向偏压，并且NPN晶体管140会导通。于是，NPN晶体管的集电极电流会流经连接于PNP晶体管142的发射极与基极之间的电阻。当在电阻145中的电压降达到0.6伏特时，则PNP晶体管142的发射极会开始导通，并且SCR也会开始工作。那么此时电流会从PNP晶体管142的阳极(也就是PNP的发射极)流到NPN晶体管140上的阴极(也就是NPN的发射极)。当-Ve快速波动时，下部的二极管会开启并正向导通于输入/输出衬垫与接地端Gnd之间，且ESD电流会只流经此二极管通路。也有一种情况是电压快速波动是相对于接地端Gnd、且以+Ve的电压施加到Vcc。在此快速波动的情况下，电流会流经Vcc-Gnd通路，也就是说，没有电流流经控向二极管，因为触发二极管会如前述所说击穿且开启SCR。
如图2A与图2B中所述的TVS电路被用来保护以大约5伏特的电压工作的器件，并且适用于5伏特器件的保护。然而，除了如同前述在传统TVS所遇到的突然大幅电压降的有关技术难题之外，仍然有在更低的电压下，例如3.3伏特，去实现暂态电压保护需要。本发明更多的细节进一步公开在下述申请当中，以提供对工作在大约3～5伏特的电压下的装置有效的保护。
图3A是一电路图，示出了作为本发明典型实施例的一个TVS，其中应用了一触发电路180，用以提供信号来触发主箝位电路190。此触发电路180包含四个具有体效应的堆叠PMOS晶体管181-1至181-4，其中每一个PMOS晶体管可提供选择，将其体区连接其源极或连接Vcc，以便在其源极与体区之间建立反向偏压，这样可以提高栅极阈值电压。通过调整PMOS晶体管的数量和选择将PMOS晶体管的体区连接到其源极或Vcc，触发电压可以进行调节。在正常工作电压下，堆叠PMOS晶体管181-1～181-4是关断的，因为Vcc电压并没有高到足以开启堆叠PMOS晶体管，因此没有电流流过电阻182。NMOS 186的栅极电压较低且低于其阈值电压，并且NMOS 186被关断，因为没有电流流经电阻器182，其中该电阻器182是跨接于NMOS晶体管186的栅极与源极之间的。CMOS晶体管，即PMOS 184和NMOS 185，其之所以具有低的输出电压，是因为在CMOS栅极上的Vcc电压开启了NMOS 185，但关断了PMOS 184，且CMOS晶体管的输出经由NMOS 185接地。所输出的低电压会关断触发NMOS晶体管191，于是关断了主箝位电路。
一旦暂态电压出现，该电压强加在堆叠的PMOS 181-1至181-4上，并超过栅极阈值电压的总和，使得所有的堆叠PMOS晶体管开启，而使得电流通过电阻器182。当此暂态电压足够高并超过触发电压，该触发电压等于所有的堆叠PMOS的阈值电压的总和外加NMOS186的阈值电压，流过堆叠的PMOS与电阻器182的电流将会提高，直到加在晶体管186栅极上的电压达到了它的阈值，于是才会开启NMOS晶体管186。一旦晶体管186导通，则电流会流经电阻器183与NMOS 186然后流至接地端。施加在CMOS栅极上的接地电压关断NMOS 185并开启PMOS 184，随后CMOS的输出电压会上拉至Vcc，从而触发主箝位电路190。参照图3B，其为触发电路180的输出电压相对于输入电压Vcc的示意图。在图3B中，曲线287对应于包含三个具有体效应的PMOS的触发电路输出电压，而直线288对应于包含四个具有体效应PMOS的触发电路输出电压。随着堆叠PMOS晶体管的数量从三个增加到四个，触发电压由大约3伏特变为5伏特。低于触发电压时，触发电路180的输出电压是0伏特，当输入电压Vcc超过预设的触发电压，其输出电压会随之而线性增加。在正常的工作电压范围里，触发电路180的漏电流也会减小。图3C是触发电路180的漏电流相对于输入电压Vcc的示意图。在正常的工作电压3.3伏特时，漏电流只有数十毫微安培，相比起在相似电压下触发的齐纳二极管所具有的微安培的漏电流，达到了一个或二个数量级的性能提高。
随着触发NMOS 191开启，电流会通过电阻器193与NMOS191，且当电流增大，施加在PNP结双极晶体管(JBT)的发射极-基极结上的电压降也会升高。当电阻器193上的电压降达到0.6伏特时，PNP晶体管194的基极-发射极结会正向偏压，随后PNP晶体管194开启。于是，PNP晶体管的集电极电流会流经连接于NPN晶体管192的发射极与基极之间的电阻器195。当在电阻器195上的电位降达到0.6伏特时，则NPN晶体管192的发射极开始导通，并且SCR模式开始运行。如果发生有高电压冲击通过触发NMOS 191的栅极-漏极电容而耦合到CMOS输出端的情况时，在CMOS输出端与接地端之间连接一个保护二极管187是可供选择的。
因此，主箝位电路190是一个MOS触发SCR，其包含与电阻器193串联的触发NMOS 191，而电阻器193与PNP双极结晶体管194并联。触发NMOS 191的阈值电压低于或等于PNP双极结晶体管194的BVceo，其中BVceo表示当晶体管基极开路时，其集电极与发射极之间的击穿电压。对比图2A中的齐纳二极管触发SCR，采用MOS配合SCR的漏电流低于齐纳触发SCR的漏电流，因为假如齐纳触发调整到与MOS触发相同的触发电压，该齐纳触发的简并结二极管将会具有较高的漏电流。
电流相对于反向电压的变化类似于图2B所示。骤回通过SCR的工作和阈值电压的调整得以大幅减小。更进一步来说，具有更低漏电流的更低的触发电压通过结合使用触发NMOS 191以及应用了堆叠PMOS二极管181-1至181-4以及MOS晶体管184、185与186的触发电路180来实现。
图3A所示电路，可以通过分立的元器件或是集成电路来实现。图4A是IC(集成电路)的实施布局图。除了主箝位电路区域190和包含堆叠PMOS181、NMOS 186、CMOS 188、电阻器182、183的触发电路180之外，该IC芯片更包含有一输入/输出衬垫125与控向二极管115和120，如同图2A、图3A般连接。此器件可以根据标准的CMOS工艺来制造。
图4B为主箝位电路190的顶视图，图4C、图4D分别为沿着剖面线A-A’与B-B’的主箝位电路190的侧剖面图。该TVS包含有改良后的触发NMOS191，并集成有NPN双极结晶体管192和PNP双极结晶体管194，因而形成了SCR。如图4A、4B所示的新型TVS可以通过主流的CMOS技术来加以制造。图4C示出了支撑在P型衬底200上的主箝位电路。一对位于栅极250下方的N+区域215，构成触发NMOS 191的漏极和源极，同时，位于栅极216之下的P型井241形成了NMOS的体区。P+区域220与位于P型衬底200之上的N型井区域230相邻设置，形成了PNP晶体管194，其中，P型衬底200通过P型井240与P+区域242连接Gnd衬垫105，并且P+区域220连接Vcc衬垫110。在P型衬底200上由N型井230至P型井240所形成的侧向通路提供了电阻器195的阻抗。电阻器193的阻抗可以通过调整P+区域220的宽度和N型井230的掺杂浓度来加以调整。设置于P型基板200上的N型井230和N型井232构成了NPN晶体管192。可供选择的，位于P型井240之内的，在NMOS源极和漏极N+区域215附近形成的P+区域210，构成了保护二极管，来将触发NMOS晶体管191的击穿电压由10伏特降低至6伏特，同时提供更多衬底电流来启动NPN/SCR。如图4B中所示，N+扩散区域215与P+扩散区域220被有源区域所掩盖。在N+区域215之下的N型井230连接于Vcc 110，从而增加PNP晶体管的基极电阻，同时也有助于SCR在高电流下的启动。SCR阳极区域的P+区域220在布局中也交错放置，来控制SCR的保持电流。位于P+发射极220或阳极之下的N型井230形成了NPN晶体管的集电极，并形成SCR的一部分。在具备有上述电路与器件结构的情况下，图5为电流-电压示意图，描述了由TVS所提供的暂态电压保护功能。这样，在大约3.3伏特进行暂态电压保护的目的得以实现。
根据图3和图4，本发明公开了一种设有一MOS触发SCR的电子器件，通过集成在单一芯片中的特殊设定的触发电路触发，用来在低于5伏特的电压下提供TVS保护。在一个典型实施例中，该电子器件的TVS电路包含有触发MOS晶体管，其连接于第一双极结晶体管(BJT)的发射极与集电极之间，该第一BJT与互补型的第二BJT耦合，从而形成SCR，并作为TVS电路的主要箝位电路。在一个典型实施例中，该电子器件进一步包含有触发电路，用来产生一触发信号至触发MOS晶体管，其中，触发电路包含多个堆叠在一起的MOS晶体管，用以在维持低漏电流的情况下，通过暂态电压转换至导通状态。在另一典型实施例中，这些多个堆叠的MOS晶体管进一步包含有多个堆叠的PMOS晶体管。在另一典型实施例中，多个堆叠的MOS晶体管每一个都进一步包含，具有与源极或Vcc电压相连接的体区的多个堆叠的PMOS晶体管，以产生反向偏压。在另一典型实施例中，触发电路进一步包含有一NMOS晶体管与一CMOS晶体管，用以产生触发信号来触发MOS晶体管。在另一典型实施例中，多个堆叠的MOS晶体管进一步包含有多个堆叠晶体管，每一个都具有与源极或Vcc电压连接的体区，用以产生反向偏压，以便在维持低漏电流的情形下，通过3到5伏特之间的暂态电压来将其转换至导通状态。在另一典型实施例中，第一BJT进一步包含有一NPN双极结晶体管(BJT)。在另一典型实施例中，触发MOS晶体管进一步包含有一NMOS晶体管。在另一典型实施例中，第二BJT进一步包含有一PNP双极结晶体管。在另一典型实施例中，第二BJT耦合于第一BJT来形成一可控硅整流器(SCR)，其中第二BJT触发一SCR电流流经该SCR，从而进一步限制因为暂态电压所导致的反向阻断电压的增加。在另一典型实施例中，触发MOS晶体管触发第二BJT，让电流流经处于BJT模式的第二BJT，并在相对初始流经第二BJT的电流更高的反向电流下，开启SCR。在另一典型实施例中，触发电路、MOS晶体管与第一和第二BJT皆使用标准的CMOS工艺来制造，且设置于半导体衬底上，以作为一集成电路(IC)芯片。在另一典型实施例中，触发电路、MOS晶体管与第一、第二BJT作为分立的电路器件来加以实现。在另一典型实施例中，触发电路、MOS晶体管与第一、第二BJT可由分立的电路器件和集成电路芯片的混合使用来实现；其中，IC芯片是通过标准的CMOS技术制造，并设置于半导体衬底上来实现的。在另一典型实施例中，触发电路、MOS晶体管与第一、第二BJT均使用标准的Bi-CMOS技术来制造，且设置于半导体衬底上，以作为集成电路(IC)芯片。在另一典型实施例中，TVS电路进一步包含有保护环，用以抑制在静电放电暂态期间输入/输出衬垫至高压Vcc端之间所产生的闭锁现象。在另一典型实施例中，触发电路、MOS晶体管以及第一和第二BJT是利用注入与设定第一与第二导电类型在N型井和P型井中掺杂区域的方式来形成于半导体衬底当中，其中，TVS的形成可以并行于电子器件的部分制造过程。
通过上述的电路图和器件的剖面图，本发明显示了TVS工作方式与改良的TVS器件的阵列集成，可以实现在3到5伏特较低的电压下的保护，且可克服漏电流的问题。同时，这些TVS器件提供改良了的箝位保护，其占据更小的区域，且提供好的箝位功能，因为SCR在触发二极管击穿之后可承载高电流且具有较低的电压降。
虽然本发明已经依据前述优选的实施例所描述，但上述公开不应被解释为本发明的限制。具有本领域通常技术水平的人员，在阅读上述公开之后，无疑能够对其内容进行各种变化或修饰。因此，所附的权利要求应当被解释为涵盖了落入本发明的精神及范围之内的所有变化及修饰。
Claims (45)
1.一种暂态电压抑制电路，其特征在于，包含：
一触发MOS晶体管，连接于第一双极结晶体管的发射极和集电极之间，该第一双极结晶体管并联耦合第二双极结晶体管以作为所述暂态电压抑制电路的主箝位电路。
2.如权利要求1所述的暂态电压抑制电路，其特征在于，进一步包含：
一触发电路，用以产生一触发信号以输入至所述的触发MOS晶体管，其中，该触发电路包含多个堆叠MOS晶体管以作为MOS二极管，用于在保持一低漏电流的同时，通过一暂态电压而转变为导通状态。
3.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的多个堆叠MOS晶体管进一步包含多个堆叠PMOS晶体管。
4.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的多个堆叠MOS晶体管进一步包含多个堆叠PMOS晶体管，且每一PMOS晶体管具有一体区，该体区结合于一源极并结合于一Vcc电压以建立一反向偏压。
5.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的触发电路进一步包含与该触发电路连接的NMOS晶体管和CMOS晶体管，以产生用以输入该触发MOS晶体管的所述的触发信号。
6.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的多个堆叠MOS晶体管进一步包含多个堆叠晶体管，且每一晶体管具有一体区，该体区结合于一源极并结合于一Vcc电压以建立一反向偏压，用以当保持一低漏电流时，通过一介于三至五伏特之间的暂态电压而转变为导通状态。
7.如权利要求1所述的暂态电压抑制电路，其特征在于，所述的触发MOS晶体管具有一阈值电压，该阈值电压小于或等于所述的第二双极结晶体管的BVceo，该BVceo代表晶体管基极开路时，其集电极与发射极之间的击穿电压。
8.如权利要求1所述的暂态电压抑制电路，其特征在于，所述的第一双极结晶体管进一步包含一NPN双极结晶体管。
9.如权利要求1所述的暂态电压抑制电路，其特征在于，所述的触发MOS晶体管进一步包含一NMOS晶体管。
10.如权利要求1所述的暂态电压抑制电路，其特征在于，所述的第二双极结晶体管并联耦合至所述的第一双极结晶体管，从而形成一可控硅整流器，其中，该第一双极结晶体管触发一可控硅整流器电流，流经该可控硅整流器，用以更进一步限制由一暂态电压所引起的一反向阻断电压的增高。
11.如权利要求1所述的暂态电压抑制电路，其特征在于，所述的触发MOS晶体管触发该第一双极结晶体管，用以经由该第一双极结晶体管传输一电流于双极结晶体管模式，并以比经由该第一双极结晶体管的初始电流更高的反向电流来开启所述的可控硅整流器。
12.如权利要求1所述的暂态电压抑制电路，其特征在于，还包含有至少一个控向二极管，并联连接至所述的触发二极管，用以导电连接至一输入/输出端，并用以控制一较高电压与一较低电压端之间的正常电流。
13.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的触发电路、所述MOS晶体管以及所述的第一和第二双极结晶体管是利用标准CMOS技术设置于一半导体衬底上，制成一集成电路芯片。
14.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的触发电路、所述的MOS晶体管以及所述的第一和第二双极结晶体管是由分立的电路器件实现的。
15.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的触发电路、所述的MOS晶体管以及所述的第一和第二双极结晶体管通过分立电路器件和集成电路芯片的混合实现，其中，所述的集成电路芯片是通过标准CMOS技术设置于半导体衬底上制成的。
16.如权利要求2所述的暂态电压抑制电路，其特征在于，所述的触发电路、所述的MOS晶体管以及所述的第一和第二双极结晶体管是利用标准双载子互补式金属氧化物半导体技术设置于一半导体衬底上，制成一集成电路芯片。
17.一种电子器件，形成为一集成电路，其特征在于，该电子器件进一步包含一暂态电压抑制电路，该电路包含：
一触发MOS晶体管，连接于第一双极结晶体管发射极与集电极之间，该第一双极结晶体管并联耦合至第二双极结晶体管，以作为该暂态电压抑制电路的主箝位电路。
18.如权利要求17所述的电子器件，其特征在于，进一步包含：
一触发电路，用以产生一触发信号以输入至所述的触发MOS晶体管，其中，该触发电路包含作为MOS二极管的多个堆叠MOS晶体管，用以当保持一低漏电流时，通过一暂态电压而转变为导通状态。
19.如权利要求18所述的电子器件，其特征在于，所述的多个堆叠MOS晶体管进一步包含多个堆叠PMOS晶体管。
20.如权利要求18所述的电子器件，其特征在于，所述的多个堆叠MOS晶体管进一步包含多个堆叠PMOS晶体管，且每一PMOS晶体管具有一体区，该体区结合于一源极并结合于一Vcc电压以建立一反向偏压。
21.如权利要求18所述的电子器件，其特征在于，所述的触发电路进一步包含与该触发电路连接的NMOS晶体管和CMOS晶体管，以产生用以输入所述的触发MOS晶体管的触发信号。
22.如权利要求18所述的电子器件，其特征在于，所述的多个堆叠MOS晶体管进一步包含多个堆叠晶体管，且每一晶体管具有一体区，该体区结合于一源极并结合于一Vcc电压以建立一反向偏压，用以当保持一低的漏电流时，通过一介于三至五伏特之间的暂态电压而转变为导通状态。
23.如权利要求17所述的电子器件，其特征在于，所述的触发MOS晶体管具有一阈值电压，该阈值电压小于或等于所述的第二双极结晶体管的BVceo，该BVceo代表晶体管基极开路时，其集电极与发射极之间的击穿电压。
24.如权利要求17所述的电子器件，其特征在于，所述的第一双极结晶体管进一步包含一NPN双极结晶体管。
25.如权利要求17所述的电子器件，其特征在于，所述的触发MOS晶体管进一步包含一NMOS晶体管。
26.如权利要求17所述的电子器件，其特征在于，所述的第二双极结晶体管进一步包含一PNP双极结晶体管。
27.如权利要求17所述的电子器件，所述的第二双极结晶体管并联耦合至所述的第一双极结晶体管从而形成一可控硅整流器，其中，该第一双极结晶体管触发一可控硅整流器电流，流经该可控硅整流器，用以更进一步限制由暂态电压所引起的反向阻断电压的增高。
28.如权利要求17所述的电子器件，其特征在于，所述的触发MOS晶体管触发所述的第一双极结晶体管，用以经由该第一双极结晶体管传输一电流于双极结晶体管模式，并以比经由该第一双极结晶体管的初始电流更高的一反向电流来开启所述的可控硅整流器。
29.如权利要求18所述的电子器件，其特征在于，所述的触发电路、所述的MOS晶体管，以及所述的第一和第二双极结晶体管利用标准CMOS技术设置于一半导体衬底上，制成一集成电路芯片。
30.如权利要求18所述的电子器件，其特征在于，所述的触发电路、MOS晶体管以及所述的第一和第二双极结晶体管是由分立的电路器件实现的。
31.如权利要求18所述的电子器件，其特征在于，所述的触发电路、所述的MOS晶体管以及所述的第一和第二双极结晶体管通过分立电路器件和集成电路芯片以混合实现，其中，所述的集成电路芯片是通过标准CMOS技术设置于半导体衬底上制成的。
32.如权利要求18所述的电子器件，其特征在于，所述的触发电路、所述的MOS晶体管以及所述的第一和第二双极结晶体管是利用标准双载子互补式金属氧化物半导体技术设置于一半导体衬底上，制成一集成电路芯片。
33.如权利要求18所述的电子器件，其特征在于，所述的暂态电压抑制电路进一步包含防护环，用以抑制在静电放电暂态期间输入/输出衬垫至高压Vcc端之间所产生的闭锁现象。
34.如权利要求18所述的电子器件，其特征在于，所述的触发电路、MOS晶体管以及所述的第一和第二双极结晶体管是利用注入与设定第一与第二导电类型在N型井和P型井中掺杂区域的方式来形成于半导体衬底中，藉此，所述的暂态电压抑制器的形成可以并行于电子器件的部分制造过程。
35.一种电子器件的制造方法，该电子器件具有一集成的暂态电压抑制电路，其特征在于，该制造方法包括：
连接一触发MOS晶体管于第一双极结晶体管的发射极与集电极之间，再并联耦合第二双极结晶体管，以作为所述的暂态电压抑制电路的主箝位电路。
36.如权利要求36所述的电子器件的制造方法，其特征在于，还包含步骤：
利用触发电路中作为MOS二极管使用的多个堆叠MOS晶体管，产生一触发信号以输入至所述的触发MOS晶体管，用以当保持一低漏电流时，通过一暂态电压而转变为导通状态。
37.如权利要求37所述的电子器件的制造方法，其特征在于，所述的堆叠多个MOS晶体管的步骤，包含堆叠多个PMOS晶体管的步骤。
38.如权利要求37所述的电子器件的制造方法，其特征在于，所述的堆叠多个MOS晶体管的步骤包含堆叠多个PMOS晶体管的步骤，其中，每一PMOS晶体管具有一体区，该体区结合于一源极并结合于一Vcc电压以建立一反向偏压。
39.如权利要求37所述的电子器件的制造方法，其特征在于，所述的从触发电路产生该触发信号的步骤，进一步包含连接所述的多个堆叠MOS晶体管至NMOS晶体管和CMOS晶体管的步骤，以产生用以输入该触发MOS晶体管的触发信号。
40.如权利要求37所述的电子器件的制造方法，其特征在于，所述的堆叠多个MOS晶体管的步骤，进一步包含堆叠多个PMOS晶体管的步骤，且每一PMOS晶体管具有一体区，该体区结合于一源极并结合于一Vcc电压以建立一反向偏压，用以当保持一低漏电流时，通过一介于三至五伏特之间的暂态电压而转变为导通状态。
41.如权利要求1所述的电子器件的制造方法，其特征在于，所述的连接该触发MOS晶体管的步骤，进一步包含连接一触发MOS晶体管的步骤，该触发MOS晶体管具有一阈值电压，该阈值电压小于或等于所述的第二双极结晶体管的BVceo，其中，BVceo表示当晶体管基极开路时，其集电极与发射极之间的击穿电压。
42.一种暂态电压抑制电路的触发电路，其特征在于，其包含：
多个堆叠PMOS晶体管，与一第一电阻器串联后，连接于一电源电压与一接地端之间，用以在超过触发电压的电压下导通一电流；
一NMOS，与一第二电阻串联之后，并联于电源电压与接地端之间；
而所述的第一电阻器串联所述的堆叠PMOS晶体管，提供了一栅极电压，以开启所述的NMOS。
43.如权利要求43所述的触发电路，其特征在于，进一步包含：
一CMOS，并联于该电源电压与该接地端之间，而所述的第二电阻器为该CMOS提供一栅极电压，以触发该暂态电压抑制电路的主齐纳。
44.如权利要求43所述的触发电路，其特征在于，所述的触发电压可以通过改变堆叠PMOS晶体管的数量来进行调整。
45.如权利要求43所述的触发电路，其特征在于，所述的触发电压可以通过将堆叠PMOS晶体管的体区连接至它们的源极区域或电源电压来进行调整。
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