TWI621274B

TWI621274B - 半導體元件及其製造方法

Info

Publication number: TWI621274B
Application number: TW105112365A
Authority: TW
Inventors: 邱俊閔; 張宇瑞; 林正基
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-04-21
Filing date: 2016-04-21
Publication date: 2018-04-11
Also published as: TW201739060A

Abstract

半導體元件包括：基底；具有第一導電型的井區，配置於基底中；具有第一導電型的第一雜質區，配置於井區中；具有第二導電型的第二雜質區，配置於井區中，第二導電型與第一導電型相反；第三雜質區，配置於井區中，第一雜質區的一部分與第三雜質區的第一部分重疊，第二雜質區的一部分與第三雜質區的第二部分重疊，且第三雜質區的第三部分配置於第一雜質區與第二雜質區之間；以及第四雜質區和阻障層，配置於基底中，第四雜質區以及阻障層分別從周圍以及下方圍住井區。

Description

半導體元件及其製造方法

本揭露書是有關於一種半導體元件，且特別是有關於一種包括齊納二極體的半導體元件。

一般來說，當電路中包括齊納二極體時，以反向(reverse)偏壓操作齊納二極體。當施加至齊納二極體的上述反向偏壓超過一特定值時，由於電子穿隧效應，流經二極體的電流迅速升高。此反向偏壓稱為齊納擊穿電壓(Zener breakdown voltage)。齊納二極體在順向(forward)方向上的電流與傳統二極體的電流相似。

在一方面，一些實行方案提供一種具有齊納二極體的半導體元件。所述半導體元件包括：基底；具有第一導電型的井區，配置於所述基底中；具有所述第一導電型的第一雜質區配置於所述井區中；具有第二導電型的第二雜質區，配置於所述井區中，所述第二導電型與所述第一導電型相反；第三雜質區，配置於所述井區中，所述第一雜質區的一部分與所述第三雜質區的第一部分重疊，所述第二雜質區的一部分與所述第三雜質區的第二部分重疊，且所述第三雜質區的第三部分配置於所述第一雜質區與所述第二雜質區之間；以及第四雜質區以及阻障層，配置於所述基底中，所述第四雜質區以及所述阻障層分別從周圍以及下方圍住所述井區。

實行方案可包括以下特徵的一或多者。

所述第三雜質區可具有所述第二導電型，而所述第四雜質區亦可具有所述第二導電型。所述的半導體元件可更包括第五雜質區，其配置於所述基底中且環繞所述第四雜質區。所述第五雜質區可具有所述第一導電型。所述第四雜質區以及所述阻障層可形成電荷障壁（charge barrier），所述電荷障壁阻擋從所述電荷障壁內至所述第五雜質區或至所述基底的漏電流。可施加順向偏壓至所述第一雜質區以及所述第三雜質區。被阻擋的所述漏電流可從所述第一雜質區或所述第二雜質區的主動區解放出（emancipate）。所述第四雜質區可藉由所述半導體元件的金屬佈線（metal routing）連接至所述第一雜質區。

所述半導體元件可更包括：介電層，配置於所述基底上；第六雜質區，配置於所述第四雜質區中，所述第六雜質區與所述第四雜質區具有相同導電型，但所述第六雜質區的摻雜濃度高於所述第四雜質區的摻雜濃度；第一電極，穿過所述介電層而耦合至所述第一雜質區；第二電極，穿過所述介電層而耦合至所述第二雜質區；以及第三電極，穿過所述介電層而耦合至所述第六雜質區，其中所述第三電極可短路（shorted）至所述第一電極，使得所述第六雜質區電性連接至所述第一雜質區，並使得從所述電荷障壁內至所述第五雜質區或至所述基底的漏電流被阻擋。

所述半導體元件可更包括：第一隔離區，位於所述第三雜質區的外邊界（outer boundary）與所述第四雜質區的內邊界（inner boundary）之間；以及第二隔離區，位於所述第四雜質區的外邊界與所述第五雜質區的內邊界之間。

所述第二雜質區的摻雜濃度可大於所述第三雜質區的摻雜濃度。所述第一雜質區可具有第一多個分支（branches）而所述第二雜質區可具有第二多個分支。所述第一雜質區的所述第一多個分支的至少一部分可與所述第二雜質區的所述第二多個分支的至少一部分交錯（interlace）。

在另一方面，一些實行方案提供一種具有齊納二極體的半導體元件。所述半導體元件包括：基底；具有第一導電型的井區，配置於所述基底中；具有所述第一導電型的第一雜質區，配置於所述井區中；具有第二導電型的第二雜質區，配置於所述井區中，所述第二導電型與所述第一導電型相反；第三雜質區，配置於所述井區中，其中所述第三雜質區的一部分配置於所述第一雜質區與所述第二雜質區之間；以及第四雜質區以及阻障層，配置於所述基底中，所述第四雜質區以及所述阻障層分別從周圍以及下方圍住所述井區以形成電荷障壁。

實行方案可包括以下特徵的一或多者。

所述第二雜質區可位於所述第三雜質區內，且所述第二雜質區的摻雜濃度可大於所述第三雜質區的摻雜濃度。無偏壓可被施加於所述第四雜質區與所述第一雜質區之間。所述半導體元件可更包括：第五雜質區，配置於所述基底中且環繞所述第四雜質區；第一隔離區，位於所述第三雜質區的外邊界與所述第四雜質區的內邊界之間；以及第二隔離區，位於所述第四雜質區的外邊界與所述第五雜質區的內邊界之間。

所述第一雜質區可具有第一多個分支而所述第二雜質區可具有第二多個分支，且其中所述第一多個分支的至少一第一部分與所述第二多個分支的至少一第二部分可在形狀上互補（complementary in shape）。

在又另一方面，一些實行方案提供一種具有齊納二極體的半導體元件的製造方法。所述方法包括：將具有第二導電型的摻質引入基底中，以形成阻障層；將具有第一導電型的摻質引入，以於所述阻障層上形成井區，其中所述第一導電型與所述第二導電型相反；形成具有所述第二導電型的第四雜質區，所述第四雜質區環繞所述井區；於所述井區中形成具有所述第一導電型的至少一第三雜質區；於所述井區中形成具有所述第一導電型的第一雜質區，使得所述第一雜質區的第一部分與所述至少一第三雜質區的第一部分重疊；以及於所述第三雜質區中形成具有所述第二導電型的第二雜質區，使得所述至少一第三雜質區的第二部分配置於所述第一雜質區與所述第二雜質區之間，其中所述第四雜質區以及所述阻障層分別從周圍以及下方圍住所述井區。

實行方案可包括以下特徵的一或多者。

所述第一雜質區可具有第一多個分支而所述第二雜質區可具有第二多個分支，且其中所述第一多個分支的至少一第一部分與所述第二多個分支的至少一第二部分可在形狀上互補。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下，將參照附圖描述與本揭露書一致的實施例。只要有可能，貫穿附圖將使用相同元件符號指代相同或類似構件。

齊納二極體的基本結構包括p-n接面。齊納擊穿電壓可藉由選擇適當的摻雜材料以及濃度來調整。齊納二極體可包括摻雜區，所述摻雜區具有長方形的形狀。一般來說，由於寄生雙極（parasitic bipolar）可能會被開啟，內嵌於CMOS製程中的齊納二極體（甚至普通二極體）會以反向偏壓操作，而非以順向偏壓操作。本揭露書涉及齊納元件結構和晶片上（on-chip）齊納二極體的金屬佈線的實例。如本文所使用，齊納二極體是指晶片上齊納二極體元件。

圖1A顯示n型基極（base）齊納二極體100的平面圖的一實例。圖1B顯示沿圖1A的剖面線AA’所繪示的剖面圖。於半導體基底104的n型井區（N-井或NW）102中形成齊納二極體100，且齊納二極體100包括p+摻雜區106、至少一n+摻雜區108以及至少一n型基極區（N基極）110。齊納二極體100的陽極（anode）112耦合至p+摻雜區106，且至少一陰極（cathode）114耦合至n+摻雜區108。

圖2A顯示p型基極齊納二極體200的平面圖的一實例。圖2B顯示沿圖2A的剖面線AA’所繪示的剖面圖。於半導體基底204的p型井區（P-井或PW）202中形成齊納二極體200，且齊納二極體200包括n+摻雜區206、至少一p+摻雜區208以及至少一p型基極區（P基極）210。齊納二極體200的陰極212耦合至n+摻雜區206，且至少一陽極214耦合至p+摻雜區208。

如圖1A、圖1B、圖2A以及圖2B中顯示，齊納二極體具有形狀為長方形的摻雜區，如摻雜區106、摻雜區108、摻雜區206以及摻雜區208。齊納二極體的切換速度可增加，以避免因慢的切換行為造成的電路故障（failure），因而改良元件效能。

圖3A至圖3C顯示與本揭露書的一些實施例一致的一種具有齊納二極體301的半導體元件300的各種平面圖以及剖面圖。圖3B顯示沿圖3A的剖面線AA’所繪示的剖面圖，而圖3C顯示圖3A所繪示的虛線圓形區的放大圖。參照圖3A至圖3C，於第一導電型半導體基底304中形成齊納二極體301。可藉由以第一導電型摻質對半導體基底304進行摻雜，而形成第一導電型井區。第一導電型可為p型或n型。具體言之，於半導體基底304的第一導電型井區302中形成齊納二極體301。如圖所示，第四雜質區320環繞此第一導電型井區302的側面，阻障層322覆蓋此第一導電型井區302的底面。更詳細地說，齊納二極體301包括以第一導電型摻質進行摻雜的第一雜質區306、以第二導電型摻質進行摻雜的至少一第二雜質區308、以及至少一基極區（第三雜質區）310。在所繪示的實例中，均以第二導電型摻質對基極區（第三雜質區）310、阻障層322以及第四雜質區320進行摻雜。第二雜質區308的摻雜濃度高於基極區（第三雜質區）310的摻雜濃度。第一導電型和第二導電型為相反導電型。第一導電型可為p型，而第二導電型可為n型。第一導電型可為n型，而第二導電型可為p型。半導體基底304可為（舉例來說）p型或n型矽基底。在一些實施例中，第二雜質區308配置於基極區（第三雜質區）310中，且第二雜質區308的深度小於基極區（第三雜質區）310的深度。第二雜質區308的一部分與基極區（第三雜質區）310的一部分重疊。第一雜質區306配置於井區302中，且第一雜質區306的深度小於基極區（第三雜質區）310的深度。第一雜質區306的一部分與基極區（第三雜質區）310重疊。基極區（第三雜質區）310的一部分配置於第一雜質區306與第二雜質區308之間。二極體的第一電極312耦合至第一雜質區306，且至少一第二電極314耦合至第二雜質區308。

與一示例性實施例一致，圖3B特別顯示兩個第二雜質區308內嵌於兩個基極區310中，且每一個基極區310與第一雜質區306部分重疊。更有趣地是，第四雜質區320配置於井區302外部（exterior）的周圍，且延伸至約與井區302一樣深。第四雜質區320以及阻障層322分別從周圍以及下方圍住井區302，以形成電荷障壁。第五雜質區324配置於第四雜質區320外部的周圍，延伸至與第四雜質區320一樣深，且達到阻障層322的深度。特別是，第四雜質區320環繞井區302，輪到（in turn）井區302支撐基極區310的側面。此外，阻障層322躺於井區302下方。阻障層322以及第四雜質區320具有相同導電型。如圖所示，第四雜質區320以及阻障層322分別從周圍以及下方圍住井區302。此電荷障壁藉由環繞的牆面（surrounding wall）（第四雜質區320）以及阻障層322所形成，可因此阻擋來自電荷障壁內的漏電流。換言之，可阻擋從第一雜質區306以及第二雜質區308的主動區解放至第五雜質區324或至半導體基底304的漏電流。因此，當齊納二極體301經歷施加於第一雜質區306與基極區（第三雜質區）310之間的順向偏壓時，漏電流會減少。第三電極316為耦合至第四雜質區320的上部（第六雜質區323）。第六雜質區323與第四雜質區320具有相同導電型。然而，第六雜質區323中的摻雜濃度可高於第四雜質區320中的摻雜濃度。在一些例子中，藉由半導體元件300的金屬佈線，將第三電極316短路至第一電極312。因為第三電極316位於第六雜質區323的頂部，且第一電極312位於第一雜質區306的頂部，第六雜質區變成電性連接至第一雜質區以具有相同電位。如圖所示，第一電極312穿過介電層330而耦合至第一雜質區306。第二電極314穿過介電層330而耦合至第二雜質區308。第三電極316穿過介電層330而耦合至第六雜質區323。

更詳細地說，於半導體元件300的正常操作期間，齊納二極體301以反向偏壓操作（舉例來說，於第一雜質區306與基極區（第三雜質區）310之間施加反向電壓偏移（offset））。然而，當齊納二極體301以順向偏壓操作時（舉例來說，於第一雜質區306與基極區（第三雜質區）310之間施加順向電壓偏移），齊納二極體301容易受到不想要的寄生PNP雙極接面電晶體（BJT）開啟（turn-on），其會引起從第一雜質區306以及第二雜質區308的主動區流至第五雜質區324的漏電流。特別是，當產生跨越（across）井區302的牆面區（wall area）與阻障層322之間的接面的電壓，或產生跨越井區302的牆面區與第四雜質區320之間的接面的電壓，且所述電壓大於約0.7V時，基極-射極接面（base-emitter junction）被順向-偏壓，引起寄生BJT的開啟。當產生跨越井區302的牆面區與第五雜質區324之間的接面的偏壓時，於缺乏第四雜質區320以及阻障層322的情況下，此寄生BJT亦可顯示為漏電流。在圖3B的說明中，第四雜質區320以及阻障層322通過第一電極312而短路。在此實施中，由於井區302的牆面區與環繞的第四雜質區320之間的等電位（equalized potential），寄生BJT不會被啟動。由於寄生BJT不會被啟動，因此不允許漏電流從第一雜質區306以及第二雜質區308的主動區流動至第五雜質區324以及至半導體基底304。當齊納二極體301於順向導通區（forward conduction region）中操作時，第四雜質區320與基底區之間的接面會被反向偏壓，其表示電流不會通過。這同樣適用於阻障層322與基底區之間的接面。事實上，第四雜質區320以及阻障層322形成屏護（shield）第一雜質區302以及第二雜質區304之主動區的圍牆（enclosure）。在這些例子中，可不需要用於第四雜質區320以及阻障層322的額外偏壓。因此，齊納二極體301可防止（obviate）順向導通模式下的漏電流，而維持反向模式下的正常操作。

圖4A以及圖4B分別顯示，未具有所揭露的電荷障壁（其由第四雜質區320以及阻障層322所形成）的齊納二極體元件以及具有所揭露的電荷障壁（其由第四雜質區320以及阻障層322所形成）的齊納二極體元件的電流以及偏壓曲線圖。如圖4A與圖4B之間的比較所示，齊納二極體301（具有所揭露的電荷障壁）的順向漏電流被有效地減少。綜上所述，如圖4B所示，具有所揭露的電荷障壁的齊納二極體301可不僅以用於電源鉗壓應用（power clamp applications）的反向偏壓操作，亦可以順向偏壓操作，因為寄生BJT不會於順向偏壓時開啟。相反地，對於未具有所揭露的電荷障壁的齊納二極體而言，大的基底漏電流會於順向偏壓時產生，如圖4A所示。藉由（舉例來說）將所揭露的齊納二極體301的電荷障壁結構與齊納二極體301的金屬佈線組態做結合，可消除所述大的基底漏電流的缺點。藉由比較圖4A以及圖4B，來自消除漏電流所產生的效能改良變得明顯。

再轉至圖3A至圖3C，齊納二極體301可更包括第五雜質區324，所述第五雜質區324延伸至阻障層322的邊緣。第五雜質區324環繞第四雜質區320。可於第二雜質區308與第六雜質區323之間形成隔離區318。隔離區318可包括場氧化物、淺溝渠隔離（STI）或其他合適的介電結構。參照圖3C，第一雜質區306包括在第一方向（例如，水平x方向）上延伸的第一分支306a，以及在第二方向（例如，垂直y方向）上從第一分支306a延伸至少一第二分支306b（圖中顯示兩個分支），第二方向與第一方向不同。第二雜質區308包括在第三方向（例如，實質上在x方向）上延伸的第三分支308a，以及在第四方向（例如，實質上在y方向）上從第三分支308a延伸的至少一第四分支308b（圖中顯示三個分支），第四方向與第三方向不同。第一雜質區306的第二分支306b以及第二雜質區308的第四分支308b彼此互相交錯（interlace）配置。藉由基極區310分開第一雜質區306以及第二雜質區308。如圖所示，第一雜質區與第二雜質區之間的距離約1-2 µm。第一雜質區306與基極區310之間的重疊可為約1 µm。第二雜質區308與基極區310之間的重疊亦可為約1 µm。第四雜質區320的寬度可為約4-10µm。第四雜質區320與第二雜質區308之間的距離可為5 µm。雖然圖3C中繪示分支的具體數目，這些數目並不受限，且可為多於或少於所繪出的數目。在所繪示的實施例中，x方向以及y方向為互相正交。

仍參照圖3C，第一雜質區306具有梳子/叉子的形狀，其具有第二分支306b，所述第二分支306b沿y方向延伸以指向（point toward）第二雜質區308的第三分支308a。第二雜質區308亦具有梳子/叉子的形狀，其具有第四分支308b，所述第四分支308b沿y方向延伸以指向第一雜質區的第一分支306a。第一雜質區306的第二分支306b的每一者的自由端（free end）配置為與第二雜質區308的第三分支308a相鄰。第二雜質區308的第四分支308b的自由端配置為與第一雜質區306的第一分支306a相鄰。如圖3C所示，至少一第二分支306b配置於一對第四分支308b之間，且至少一第四分支308b配置於一對第二分支306b之間。相較於具有相同面積但不具有此種交織（intertwined）排列的第一雜質區以及第二雜質區的齊納二極體元件，顯示於圖3A以及圖3C的雜質區的佈局增加了接面面積（例如，第一雜質區306與基極區310之間的介面）約90%，其增加了來自齊納擊穿的電流。

在一些實施例中，第一導電型為n型且第二導電型為p型，或反之亦然。舉例來說，在n型基極齊納二極體301中，井區302為p型；第一雜質區306為p+區，其摻雜濃度為10¹⁸ 至10²⁰ 原子/立方公分（atoms/cm³ ）；第二雜質區308為n+區，其摻雜濃度為10¹⁸ 至10²⁰ 原子/立方公分；以及基極區310為n區，其摻雜濃度為10¹⁶ 至10¹⁹ 原子/立方公分，前提為第二雜質區308的摻雜濃度高於基極區310的摻雜濃度。基極區310的摻雜濃度取決於所想要的齊納擊穿電壓。更具體地說，基極區（第三雜質區）310以及第一雜質區306的摻雜濃度均為調整參數，以達到所想要的齊納擊穿電壓。第二雜質區308的摻雜濃度大於井區302的摻雜濃度。在p型基極齊納二極體中，井區302為n型；第一雜質區306為n+區，其摻雜濃度為10¹⁸ 至10²⁰ 原子/立方公分；第二雜質區308為p+區，其摻雜濃度為10¹⁸ 至10²⁰ 原子/立方公分；以及基極區310為p區，其摻雜濃度為10¹⁶ 至10¹⁹ 原子/立方公分。在一些實施例中，n型摻質可為磷或砷，且p型摻質可為硼。

圖5A至圖5G顯示與此揭露書的實施例一致的一種包括齊納二極體301之半導體元件300的示例性製造方法。一開始，可將具有第二導電型的摻質引入基底304中以形成具有第二導電型的阻障層322。在一些例子中，藉由（舉例來說）微影以露出使植入發生的預定區，於基底304的預定區中選擇性植入（selectively implanted）阻障層322，如圖5A所示。然後，所植入的阻障層322通過使用高溫擴散製程而擴大，如圖5B所示。接著，於阻障層322上進行磊晶成長製程，以形成磊晶層。在此所繪示的圖5C中，磊晶層具有與阻障層相反的第一導電型。磊晶層可作為半導體基底304的一部分。

參照圖5D，可引入具有第一導電型的摻質，以於新形成的磊晶層中以及具有第二導電型的阻障層322上方形成具有第一導電型的井區，如井區302。井區302可藉由離子植入形成。在一些例子中，離子植入之後可為高溫擴散。類似地，可於磊晶層中接著形成第四雜質區320（其具有與井區302不同的導電型），以環繞井區302。第四雜質區320可藉由離子植入形成。在一些例子中，離子植入製程之後可為高溫擴散製程。同樣地，可於磊晶層中接著形成第五雜質區324（其具有與井區302相同的導電型），以環繞第四雜質區320。可藉由離子植入接著高溫擴散完成第五雜質區324的形成。如上所描述的離子植入製程通常可包括回火（annealing）。

轉至圖5E以及圖5F，隔離區318（如場氧化物）可藉由場氧化物成長所形成。如圖所示，隔離區318可配置於後續形成之基極區（第三雜質區）310的外圍（periphery）處，且位於基極區（第三雜質區）310的外邊界與第四雜質區320的內邊界之間。隔離區318可配置於第四雜質區320的外圍處，且位於第四雜質區320的外邊界與第五雜質區324的內邊界之間。

參照圖5F至圖5G，定義各種雜質區，以定義齊納二極體301的一般結構。於井區302中形成具有第一導電型的第一雜質區306。所述形成通常包括藉由（舉例來說）離子植入而將第一導電型摻質引入於井區306中。在一些例子中，進行高溫熱製程，以從較高濃度區分散摻質至較低濃度區。可經由使用第一導電型摻質進行摻雜，來定義第一雜質區306。可經由使用第二導電型摻質進行摻雜，來定義第二雜質區308以及基極區（第三雜質區）310，第二導電型與第一導電型相反。第二雜質區308中的摻雜濃度大於基極區（第三雜質區）310中的摻雜濃度。類似地，第四雜質區320的上部（第六雜質區323）可經受較高的第二導電型摻質的摻雜濃度。同樣地，第五雜質區324的上部（第七雜質區325）可經受較高的第一導電型摻質的摻雜濃度。

第一雜質區306具有超過一個分支，如圖3A以及圖3C所示。第二導電型與第一導電型相反。第一雜質區的一部分形成為與第三雜質區310的第一部分重疊。第二雜質區308具有超過一個分支。如圖所示，第三雜質區310的第二部分配置於第一雜質區306與第二雜質區308之間。

如上述討論，第四雜質區320環繞井區302，輪到（in turn）井區302支撐基極區310的側面以及底面。阻障層322以及第四雜質區320具有相同導電型。如前述表明，第四雜質區320以及阻障層322形成電荷障壁，以減少當施加順向偏壓至第一雜質區306以及基極區（第三雜質區）310時從第一雜質區306以及第二雜質區308的主動區向外至（舉例來說）第五雜質區324的漏電流。

參照圖5G，可於各種雜質區上方經由沉積製程形成介電層330。可接著形成用於雜質區中每一者的金屬插塞。舉例來說，於第一雜質區306、第二雜質區308以及第四雜質區320的上部（即，第六雜質區323）上方分別形成第一電極312、第二電極314以及第三電極316，如圖所示。此外，可於用於第一雜質區的第一電極312與用於第四雜質區320的上部（即，第六雜質區323）的電極316之間形成金屬佈線。穿過介電層形成第一電極312、第二電極314以及第三電極316，且為第一電極312、第二電極314以及第三電極316耦合至第一雜質區306、第二雜質區308以及第四雜質區320中每一者。

表1顯示描述於本揭露書的一些實施例中的代表性結構的雜質和摻雜濃度的實例。舉例來說，用於植入阻障層322（例如，N型阻障層）的植入物可為砷，且可具有約2x10¹⁶ 原子/立方公分的摻雜濃度。用於植入基極區（第三雜質區）310（例如，N型基極區）的植入物可包括磷，且可具有約0.3x10¹⁷ 至15x10¹⁷ 原子/立方公分的摻雜濃度。用於植入第四雜質區320（例如，N型井區）的植入物可包括磷，且可具有0.5x10¹⁶ 至1.5x10¹⁶ 原子/立方公分的摻雜濃度。用於植入第五雜質區324（例如，P型井區）的植入物可包括硼，且可具有0.5x10¹⁶ 至1.5x10¹⁶ 原子/立方公分的摻雜濃度。

表1

半導體元件或IC元件的實例包括在此揭露書中如圖所示的齊納二極體，半導體元件或IC元件可用於電壓調節器、電壓轉換器或波形限幅器（waveform clipper）、瞬態電壓抑制器（transient voltage suppressor）或任何其他使用齊納二極體的電路中。

所屬技術領域中具有通常知識者思考本文所揭露的說明書以及實行，將顯而易見本揭露書的其他實施例。本說明書以及實例被視為僅僅示例性的，本發明的真正範圍以及精神由以下申請專利範圍指出。

100、200‧‧‧齊納二極體

102、202‧‧‧井區

104、204‧‧‧半導體基底

106、108、206、208‧‧‧摻雜區

110、210‧‧‧基極區

112、214‧‧‧陽極

114、212‧‧‧陰極

300‧‧‧半導體元件

301‧‧‧齊納二極體

302‧‧‧井區

304‧‧‧半導體基底

306‧‧‧第一雜質區

306a‧‧‧第一分支

306b‧‧‧第二分支

308‧‧‧第二雜質區

308a‧‧‧第三分支

308b‧‧‧第四分支

310‧‧‧基極區

312‧‧‧第一電極

314‧‧‧第二電極

316‧‧‧第三電極

318‧‧‧隔離區

320‧‧‧第四雜質區

322‧‧‧阻障層

323‧‧‧第六雜質區

325‧‧‧第七雜質區

330‧‧‧介電層

圖1A顯示一種習知齊納二極體的平面圖。圖1B顯示沿圖1A的剖面線AA’所繪示的剖面圖。圖2A顯示一種習知齊納二極體的平面圖。圖2B顯示沿圖2A的剖面線AA’所繪示的剖面圖。圖3A至圖3C顯示與本揭露書的一些實施例一致的一種示例性半導體元件的各種平面圖以及剖面圖。圖4A繪示當各種順向和反向電壓施加至一種習知半導體元件時的電流值。圖4B繪示當各種順向和反向電壓施加至與本揭露書的一些實施例一致的一種示例性半導體元件時的電流值。圖5A至圖5G顯示與本揭露書的一些實施例一致的一種示例性半導體元件的製造方法。

Claims

一種半導體元件，其具有齊納二極體，所述半導體元件包括：基底；具有第一導電型的井區，配置於所述基底中；具有所述第一導電型的第一雜質區配置於所述井區中；具有第二導電型的第二雜質區，配置於所述井區中，所述第二導電型與所述第一導電型相反；第三雜質區，配置於所述井區中，所述第一雜質區的一部分與所述第三雜質區的第一部分重疊，所述第二雜質區的一部分與所述第三雜質區的第二部分重疊，且所述第三雜質區的第三部分配置於所述第一雜質區與所述第二雜質區之間；以及第四雜質區以及阻障層，配置於所述基底中，所述第四雜質區以及所述阻障層分別從周圍以及下方圍住所述井區，其中所述第四雜質區藉由所述半導體元件的金屬佈線連接至所述第一雜質區。
如申請專利範圍第1項所述的半導體元件，其中所述第三雜質區具有所述第二導電型，而所述第四雜質區亦具有所述第二導電型。
如申請專利範圍第1項所述的半導體元件，更包括第五雜質區，其配置於所述基底中且環繞所述第四雜質區。
如申請專利範圍第3項所述的半導體元件，其中所述第五雜質區具有所述第一導電型。
如申請專利範圍第1項所述的半導體元件，其中所述第二雜質區的摻雜濃度大於所述第三雜質區的摻雜濃度。
如申請專利範圍第1項所述的半導體元件，其中所述第一雜質區具有第一多個分支而所述第二雜質區具有第二多個分支。
如申請專利範圍第6項所述的半導體元件，其中所述第一雜質區的所述第一多個分支的至少一部分與所述第二雜質區的所述第二多個分支的至少一部分交錯。
一種具有齊納二極體的半導體元件的製造方法，包括：將具有第二導電型的摻質引入基底中，以形成阻障層；將具有第一導電型的摻質引入，以於所述阻障層上形成井區，其中所述第一導電型與所述第二導電型相反；形成具有所述第二導電型的第四雜質區，所述第四雜質區環繞所述井區；於所述井區中形成具有所述第二導電型的至少一第三雜質區；於所述井區中形成具有所述第一導電型的第一雜質區，使得所述第一雜質區的第一部分與所述至少一第三雜質區的第一部分重疊；以及於所述第三雜質區中形成具有所述第二導電型的第二雜質區，使得所述至少一第三雜質區的第二部分配置於所述第一雜質區與所述第二雜質區之間，其中所述第四雜質區以及所述阻障層分別從周圍以及下方圍住所述井區。
如申請專利範圍第8項所述的具有齊納二極體的半導體元件的製造方法，其中所述第一雜質區具有第一多個分支而所述第二雜質區具有第二多個分支，且其中所述第一多個分支的至少一第一部分與所述第二多個分支的至少一第二部分在形狀上互補。