CN104934381B - 串联esd保护电路 - Google Patents

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Abstract

本发明公开串联ESD保护电路，具体地，本发明公开集成电路的静电放电(ESD)保护电路(图2A)。电路被形成在具有第一导电型的衬底(P‑EPI)上。具有第二导电型的埋层(NBL 240)被形成在衬底的表面以下。第一端子(206)和第二端子(204)被形成在衬底的表面处。第一ESD保护器件(232)具第一端子和埋层之间的第一电流通路。第二ESD保护器件(216)具有与第一电流通路串联并且在第二端子和埋层之间的第二电流通路。

Description

串联ESD保护电路
技术领域
本发明的实施例涉及静电放电(ESD)保护电路的串联元件。该电路的优选实施例旨在使用在集成电路的输入端子、输出端子、输入-输出端子或电源端子处。
背景技术
参考图1A，这是由Yu在编号为6,472,286的美国专利所公开的现有技术的ESD保护电路。图1A的电路是如第3栏31行到第4栏8行所描述的多指NPN双极晶体管。该电路被制造在具有重掺杂N+层12的P型衬底10上。N型层14被形成在层12上方。P型基极区24被形成在衬底10的表面处并且被连接到P+区22。N+发射区26被形成在基极区24中。深N+区16被连接至N+层12并且用作集电极表面接触。针对对应的集电极区，基极区和发射极区的表面接触18、20和28被形成在衬底10的表面上方。
图1B公开了如图1A(第1栏31-61行)所示的双极NPN晶体管的典型的电流-电压特征。波形示出与相对NPN发射极被施加到NPN集电极的增加的正电压的感兴趣的3个点。第一个点是初始的集电极-基极击穿电压BVcbo，其可以被称为集电极-基极雪崩阈值、第一击穿、或Vt1、It1。第二点是BVceo，其还可以被称为急变电压(snapback voltage)。第三点是Vt2、It2，其是NPN雪崩传导和第二击穿之间的临界点。
存在关于图1A的电路和图1B的相关的电流-电压特征的若干问题。首先，BVcbo大约是18V并且可能超过ESD保护电路所保护的现代集成电路的损坏阈值(Vdam)。其次，BVceo大约是8V并且可能小于ESD保护电路所保护的集成电路的运行电压，从而在ESD事件后引起电气过载(EOS)。最后，图1A的深N+集电极接触区16必须与P+基极接触区22分离以避免雪崩传导，并且从而提供用于集成电路的随后高温处理步骤中的横向扩散的足够区域。本发明的各个实施例旨在解决这些问题和其他问题，并且改进ESD保护电路的操作，而不增加处理的复杂度。
发明内容
在本发明优选的实施例中，公开了用于集成电路的静电放电(ESD)保护电路。ESD保护电路被形成在具有第一导电型的衬底上。具有第二导电型的埋层被形成在衬底的表面以下。第一和第二端子被形成在衬底的表面处。第一ESD保护器件具有第一端子和埋层之间的第一电流通路。第二ESD保护器件具有与第一电流通路串联的并且在第二端子和埋层之间的第二电流通路。
附图说明
图1A是现有技术的静电放电(ESD)保护电路的电路图；
图1B是如图1A所示的双极NPN ESD保护晶体管的电流-电压(IV)特征；
图2A是本发明的ESD保护电路的第一实施例的截面图；
图2B是本发明的ESD保护电路的第二实施例的截面图；
图2C是图2A的ESD保护电路的原理图；
图2D是图2A的ESD保护电路的传输线脉冲(TLP)波形；
图3是示出寄生半导体可控整流器(SCR)的图2A的ESD保护电路的截面图；
图4A和4B是本发明的ESD保护电路的第三实施例的相应的截面图和原理图；
图5A和5B是本发明的ESD保护电路的第四实施例的相应的截面图和原理图；以及
图6A和6B是本发明的ESD保护电路的第五实施例的相应的截面图和原理图。
具体实施方式
本发明的优选实施例提供了超越现有技术的静电放电(ESD)保护电路的显著的优点，这将通过下面的详细描述变得明显。
参考图2A，这是本发明的ESD保护电路的第一实施例的截面图。图2C是图2A的电路的原理图并且示出了由ESD保护电路保护的电路242。受保护的电路242可以是双极电路或双极金属氧化物半导体(BiCMOS)集成电路中具有双极、N沟道晶体管和P沟道晶体管的电路。在此以及在接下来的讨论中，相同的标号用于基本指示相同的特征。保护电路被形成在P型衬底(P-EPI)上，其中N型埋层(NBL)240被形成在衬底的表面以下。NBL 240优选为相对低阻抗的埋层。第一N+区206被连接至端子200，其可以是输入端子、输出端子、输入-输出端子或电源端子。在优选的实施例中，由浅沟槽隔离区(STI)在表面处将N+区与其他的有源区分离。然而，有源区还可以通过本领域已知的硅的局部氧化(LOCOS)而被分离。N+区206被电连接至浅N阱(SNW)224并且用作NPN双极晶体管232的集电极。NPN晶体管232包括用作基极的P-EPI层以及用作发射极的NBL 240。因此，NPN晶体管232具有N+区206和NBL 240之间的电流通路。二极管226被形成在SNW 224和浅P阱(SPW)228之间并且具有由SNW 224和SPW228之间的空间基本确定的雪崩阈值。雪崩阈值被有利地设计为小于NPN晶体管232的集电极-基极、开路发射极的击穿电压(BVcbo)。寄生电阻230将二极管228的阳极耦合至NPN晶体管232的基极。P型埋层234是可选的，其通过虚线指示并且可以被包含以抑制NPN晶体管232的集电极-发射极穿通。
图2A的保护电路进一步包括连接到端子202的第二N+区204，端子202可以是输入端子、输出端子、输入-输出端子或电源端子。浅P阱(SPW)218被形成在N+区204下方并且与P-EPI层一起用作NPN双极晶体管216的基极。在此以及在本发明接下来的实施例中，应该理解的是，当P-EPI浓度合适时，SPW 218可以被省略。此外，还可以由浅N阱(SNW)来替换SPW218以使发射极204加深，从而阻止电流丝(filament)在ESD事件期间形成。NPN晶体管216包括用作发射极的N+区204和用作集电极的NBL 240。因此，NPN晶体管216具有与NPN晶体管232的电流通路串联的、在N+区204和NBL 240之间的电流通路。二极管210被形成在SNW 208和SPW 218之间并且具有由SNW 208和SPW 218之间的空间基本确定的雪崩阈值。该雪崩阈值被有利地设计为小于NPN晶体管216的BVcbo。寄生电阻器212通过DNWELL 220将二极管210的阴极耦合到NPN晶体管216的集电极。如虚线所示，P型埋层214是可选的并且可以被包含以抑制NPN晶体管216的集电极-发射极穿通。深N阱(DNWELL)区220被形成在STI和NBL240之间，以将NPN晶体管216的基极与NPN晶体管232的基极电隔离。
现在将参考图2D的传输线脉冲(TLP)波形来描述图2A和2C的ESD保护电路的操作。图2D示出具有一正电压的针对100ns和500ns脉冲宽度两者的被测量的TLP波形，该正电压对应于端子200相对于端子202处的正电压。在通常的电路操作期间，NPN晶体管232和216两者都是截止的(off)，因为它们没有接收基极电流。随着电压V+变得更加越来越正向并且超过了二极管226的雪崩阈值，电流流过电阻器230并且进入到NPN晶体管232的基极。然而，NPN晶体管216仍然是截止的。电压V+持续增加直到端子240处的电压超过二极管210的雪崩阈值为止。当电压V+相对于电压V-大约是2个基极-发射极压降加上二极管226和210的反向偏置雪崩阈值或大约是37V时，这种情况会出现。NPN晶体管232和216随后进入急变(snapback)传导并且TLP电压减少至大约36V。随着电压V+变得越来越正，100ns和500nsTLP波形两者呈现出了与串联电流通路的电阻和寄生电流电阻相对应的正斜率。ESD保护电路在TLP电压V+相对于电压V-为负时以类似的方式起作用，除了二极管226和210两者被正向偏置之外。因此，NPN晶体管232和216的传导发生在更低的电压处。
图2A的ESD保护电路提供了若干超过现有技术的电路的显著的优点。首先，由Yu公开的深集电极注入16(图1A)是不必要的。端子200和202之间的电流通路通过经由中间的NBL 240串联连接的NPN晶体管232和216来完成。这消除了对深集电极注入工艺步骤的需求并且显著地减少了所需的用于ESD保护电路的面积，这是由于其他的半导体区域不与深集电极注入隔开，并且不必相应地允许横向扩散。其次，NBL 240的有限电阻241在ESD事件期间阻止了电流丝的形成并且防止局部热击穿。第三，二极管226和210将ESD保护电路的触发电压设置为稍微高于串联的NPN晶体管232和216的急变电压。这有利地保证了在ESD事件期间的最大V+电压将不会超过受保护的电路242的损坏阈值(Vdam)。通过SNW 224和SPW 228之间的空间来设置二极管226的雪崩阈值。同样地，二极管210的雪崩阈值通过SNW 208和SPW 218之间的空间来设置。第四，NPN晶体管232和216的各自的急变电压是相加性的，因此ESD保护电路的急变电压或保持电压大于受保护的电路242的操作电压。这保证了在正常电路操作期间的ESD事件将不会由于ESD事件之后的高电平的电源电流而引起电气过载(EOS)。最后，SNW 208和SPW218之间以及SNW 224和SPW 228之间的间隔可以被有利地调整以独立地设置相应的二极管210和226的雪崩阈值。
现在参考图2B，其为本发明的ESD保护电路的第二实施例的截面图。该实施例按照先前关于图2A的描述而作用。然而，基极隔离区DNWELL 220通过优选地从P-EPI衬底的表面延伸至NBL 240的深槽(trench)236来替换。该实施例将NPN晶体管232和216的基极区彼此隔离，并且有利地要求比图2A的实施例更小的区域。
现在转向图3，其为示出寄生半导体可控整流器(SCR)的图2A的ESD保护电路的截面图。SCR是分别由NPN晶体管232的P型基极、DNWELL 220，NPN晶体管216的P型基极以及N+区204形成的寄生PNPN结构。寄生电阻器254表示P-EPI层的横向电阻，并且寄生电阻器254被设计为形成大于ESD保护电路的急变电压或保持电压的压降。此外，通过P-EPI层和DNWELL形成的线性结提供SCR触发电压，该SCR触发电压大于由二极管226和210确定的ESD保护电路的触发电压。图2B的实施例还被可以用于消除寄生SCR。
接下来参考图4A和4B，其为本发明的ESD保护电路的第三实施例的相应的截面图和原理图。该实施例除了SPW 218(图2A)由SPW 236-238替换以外与图2A的实施例相同。分开的SPW以并联的NPN晶体管400和402替代NPN晶体管216(图2A)。NPN晶体管400类似于NPN晶体管216并且包括基极区中的SPW 236-238。然而NPN晶体管402的基极-发射极结直接在P-EPI层和N+发射极区204之间。因此，NPN晶体管400具有第一基极掺杂分布，并且NPN晶体管402具有不同于第一基极掺杂分布的第二基极掺杂分布。因此，NPN晶体管402具有与NPN晶体管400相比相对高的增益。这些并联的NPN晶体管400和402的效果是为了降低ESD保护电路的急变电压或保持电压并且提供相对应的故障阈值的增加。
图5A和5B是本发明的ESD保护电路的第四实施例的相应的截面图和原理图。该实施例除了PN二极管502替换NPN二极管216以及P+阳极500替换N+发射极204之外与图2A的实施例类似。本发明的该实施例提供ESD事件期间的保持电压，该保持电压通过二极管502的雪崩电压加上NPN二极管232的急变电压来确定。对于具有较高工作电压和损坏阈值的集成电路来说，这可能是期望的。此外，还可以结合先前讨论的电路元件使用本发明的该实施例。
图6A和6B示出了本发明的ESD保护电路的第五实施例的相应的截面图和原理图。该实施例除了由PNP晶体管604和NPN晶体管606形成的半导体可控整流器(SCR)替换NPN晶体管232之外与图2A的实施例类似。此外，N+SNW接触602替换N+发射极206并且加入P+阳极600。本发明的该实施例提供ESD事件期间的保持电压，该保持电压由SCR的保持电压加上NPN晶体管216的急变电压确定。对于具有较低工作电压和损坏阈值的集成电路来说，这可能是期望的。此外，还可以结合先前讨论的电路元件使用本发明的该实施例。
鉴于之前的阐述，ESD的各种实施例的触发电压或切换电压小于受保护的电路242的损害阈值(Vdam)是重要的。ESD保护电路的保持阈值大于被保护的电路的工作电压也是重要的。这保证了，在功率被施加到被保护的电路242上时，ESD脉冲的应用将不会导致ESD保护电路由于来自电源的电气过载(EOS)而引起的故障。可替换地，在针对输入端子、输出端子、输入-输出端子的ESD保护应用中，期望设计具有较低保持或急变电压的ESD保护电路。如前所述，这可以通过调整ESD保护电路的触发阈值来完成。
更进一步地，当大量的示例已经由此被提供之时，本领域的技术人员应该认识到可以对所述实施例进行各种修改、替换或替代，而仍然落于由下列权利要求所限定的本发明的范围内。例如，图2A的ESD保护电路可以被修改为使用两个串联的SCR、两个串联的二极管、或其他合适的现有技术已知的串联ESD器件。此外，应该理解的是，本发明可以将ESD电流放电至Vss、Vdd，或响应于双极的其他合适端子以及ESD脉冲的端子结合。其他的结合将通过本领域的技术人员使用本说明书而变得明显。

Claims (14)

1.一种静电放电保护电路即ESD保护电路，其包括：
衬底；
n型埋层，其被形成在所述衬底的表面以下；
第一端子，其形成在所述衬底的所述表面上；
第二端子，其形成在所述衬底的所述表面上；
第一ESD保护器件，其具有在所述第一端子和所述n型埋层之间连接的第一电流通路，所述第一ESD保护器件包含第一NPN双极晶体管，所述第一NPN双极晶体管具有设置在所述n型埋层中的集电极；以及
第二ESD保护器件，其具有在所述第二端子和所述n型埋层之间连接的第二电流通路，所述第二电流通路与所述第一电流通路串联布置，所述第二ESD保护器件包含第二NPN双极晶体管，所述第二NPN双极晶体管具有设置在所述n型埋层中的发射极，
其中所述第一NPN双极晶体管具有与所述第二NPN双极晶体管的第二基极电隔离的第一基极。
2.根据权利要求1所述的ESD保护电路，其中：
所述第一ESD保护器件包含第一二极管，所述第一二极管具有设置在第一p阱中的第一阳极和耦合到所述第一端子的第一阴极；并且
所述第二ESD保护器件包含第二二极管，所述第二二极管具有设置在第二p阱中的第二阳极和耦合到所述埋层的第二阴极。
3.根据权利要求1所述的电路，其中所述第一ESD保护器件和所述第二ESD保护器件中的一个包括二极管。
4.根据权利要求1所述的电路，其中所述第一ESD保护器件和所述第二ESD保护器件中的一个包括半导体可控整流器即SCR。
5.根据权利要求1所述的电路，其中所述第一ESD保护器件和所述第二ESD保护器件中的一个包括二极管并且所述第一ESD保护器件和所述第二ESD保护器件中的另一个包括半导体可控整流器即SCR。
6.根据权利要求1所述的ESD保护电路，其进一步包括：
N型阱区，所述阱区被设置在所述衬底的所述表面和所述n型埋层之间，并且将所述第一ESD保护器件与所述第二ESD保护器件分离。
7.根据权利要求1所述的ESD保护电路，其进一步包括：
槽，所述槽被设置在所述衬底的所述表面和所述n型埋层之间，并且将所述第一ESD保护器件与所述第二ESD保护器件分离。
8.根据权利要求1所述的ESD保护电路，其进一步包括：
第一半导体区，其具有第一导电型；以及
第一二极管，其被连接在所述第一端子和所述第一半导体区之间，其中所述第一端子和所述第一半导体区之间的空间确定所述第一二极管的雪崩阈值。
9.根据权利要求8所述的ESD保护电路，其进一步包括：
第二半导体区，其具有与所述第一导电型相对的第二导电型；以及
第二二极管，其被连接在所述第二端子和所述第二半导体区之间，其中所述第二端子和所述第二半导体区之间的空间确定所述第二二极管的雪崩阈值。
10.一种集成电路，其包括：
衬底；
N型埋层，其被形成在所述衬底的表面下方；
第一ESD保护器件，其具有被连接至所述埋层的第一电流通路，所述第一ESD保护器件包含第一NPN双极晶体管，所述第一NPN双极晶体管具有设置在所述n型埋层中的集电极；以及
第二ESD保护器件，其具有与所述第一电流通路串联的第二电流通路，并且所述第二电流通路连接到所述埋层，所述第二ESD保护器件包含第二NPN双极晶体管，所述第二NPN双极晶体管具有设置在所述n型埋层中的发射极，
其中所述第一NPN双极晶体管具有与所述第二NPN双极晶体管的第二基极电隔离的第一基极。
11.根据权利要求10所述的电路，其包括：
金属氧化物半导体晶体管即MOS晶体管，其具有n-导电型的源极注入和漏极注入；以及
其中所述第一NPN双极晶体管具有处于所述n-导电型的源极注入和漏极注入的发射极。
12.根据权利要求11所述的电路，其包括被形成在所述第一NPN双极晶体管的所述发射极和所述n型埋层之间的所述衬底中的p-导电型阱，其中所述p-导电型阱包括所述MOS晶体管的体区。
13.根据权利要求11所述的电路，其包括被形成在所述衬底中并且被电连接至所述第一NPN双极晶体管的所述发射极的n-导电型阱。
14.根据权利要求10所述的电路，其中所述第一NPN双极晶体管包括第一掺杂分布并且所述第二NPN双极晶体管具有不同于所述第一掺杂分布的第二掺杂分布。
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