CN101926004A

CN101926004A - 静电放电保护

Info

Publication number: CN101926004A
Application number: CN200880125793.2A
Authority: CN
Inventors: A·戈耶; C·E·E·吉尔; J·D·怀特菲尔德
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2008-01-31
Filing date: 2008-12-31
Publication date: 2010-12-22
Anticipated expiration: 2028-12-31
Also published as: EP2240962A4; US7701682B2; WO2009099500A2; US20090195944A1; WO2009099500A3; EP2240962B1; EP2240962A2; CN101926004B

Abstract

一种静电放电(ESD)保护器件(61，71)，耦接在意图保护免受ESD事件的核心电路(24)的输入输出(I/O)端子(22)和公共端子(23)之间，该器件包括多个串联耦接的ESD箝位级(41，41’)，每个级(41，41’)包括内部节点(52，52’)以及第一终端节点(32，32’)和第二终端节点(42，42’)，其中第一箝位级(41)的第一终端节点(42)耦接到公共端子(23)，并且最后箝位级(41’)的第二终端节点(42’)耦接到I/O端子(22)。与一些箝位级(41，41’)并联设置电阻电容梯(60)，其中电阻(R1，R2，R3等)通过其第一端子耦接到ESD箝位级(41，41’)之一的每个节点(32，52，65(42；32’))，电容(C1，C2等)耦接在电阻(R1，R2，R3等)的第二端子之间。箝位级(41，41’)理想地是双向的，并且二极管(D1)可以桥接箝位级中的一个或更多(例如，41)以为不同极性的ESD事件提供不同的箝位电压。

Description

静电放电保护

技术领域

本发明总的涉及静电放电(ESD)保护，更具体地，涉及半导体元件和电路的ESD保护。

背景技术

现代电子器件，特别是半导体(SC)器件和集成电路(IC)处于由静电放电(ESD)事件导致的毁损的风险中。众所周知，由人或机器或二者处理SC器件和IC导致的静电放电是过电压的来源。因此，通常在此类SC器件和IC的输入/输出(I/O)以及其它端子之间提供ESD箝位器件(电压限制器件)。图1是电路20的简化示意图，其中ESD箝位器件21被放置在SC器件或IC的输入/输出(I/O)端子22与接地或公共端子23之间以保护芯片上的其它器件，即，保护也耦合到I/O端子22和公共(例如“GND”)端子23的电路核心24。ESD箝位器件21内的齐纳二极管符号21’表示ESD箝位器件21的功能是不考虑施加到外部端子22、23的电压地限制在电路核心24两端可以出现的电压。本申请所使用的缩写“GND”意图指特定电路或电子元件的公共或基准端子，不考虑其是否实际耦合到地回路。

图2是示出现有技术的ESD箝位器件31的内部元件的简化示意图，ESD箝位器件31被嵌入在电路20中取代ESD箝位器件21。ESD箝位器件31包括：双极晶体管25，具有发射极26、集电极27和基极28；电阻29；和齐纳二极管30，具有端子301、302。电阻29包括晶体管25的基极区的固有电阻和在晶体管25外部提供的任何分立电阻(discrete resistance)。在一些应用中，通常将基极触点和发射极触点外部地直接连接，在这种情况下，电阻29代表固有基极电阻和任何小接触电阻。电阻29(以及图4-7中的类似电阻29、39、39’)的目的是将基极和发射极保持在基本相同的电位下，除非有ESD事件，从而使得在电路20的正常操作中，ESD箝位器件31不与电路核心24的操作干扰。当端子22、23两端的电压上升超过预定限度时，齐纳二极管30导通，由此将双极晶体管25切换成导电，并理想地将端子22、23两端的电压箝位在低于能够毁损电路核心24的值的水平。所述ESD器件的设计、构建和操作例如在由Hongzhong Xu等人共同拥有的美国专利7,164,566B2，“Electrostatic Discharge Protection Device and Method Therefore”中进行了描述，并且还在以下文献中进行了描述：Danielle Coffing和Richard Ida在“Analysis of a Zen er-Triggered Bipolar ESD Structure in a BiCMOS Technology”，IEEE BCTM 1998，pages 31-34；以及由Joshi，Ida，Givelin和Rosenbaum在“An Analysis of Bipolar Breakdown and its Application to the Design of ESD Protection Circuits”，IEEE 01CH37167，39^th Annual International Reliability Physics Symposium，Orlando，FL，2001，pages 240-245。图3是ESD箝位器件的典型电流-电压特性的示例，其中电压Vt1指的是触发电压，电压Vh指的是保持电压。

附图说明

以下将结合附图描述本发明，在附图中相似的附图标记指示相似的元件，以及在附图中：

图1是使用ESD箝位器件保护电路核心免于静电放电(ESD)事件的一般ESD保护电路的简化示意图；

图2是例示现有技术的ESD箝位器件的内部元件的简化示意图；

图3是图2的ESD箝位器件的典型电流-电压特性的示例；

图4是例示根据本发明实施例的ESD箝位器件的内部元件的简化示意图；

图5是例示根据本发明另一实施例的ESD箝位器件的内部元件的简化示意图；

图6是例示根据本发明又一实施例的ESD箝位器件的内部元件的简化示意图；

图7是例示根据本发明再一实施例的ESD箝位器件的内部元件的简化示意图；以及

图8是漏电流与直流施加电压的图表，示出根据本发明的实施例改进了具有ESD保护的器件或电路的安全工作区域。

具体实施方式

以下的详细说明在本质上仅是示例性，而非意图限制本发明或本发明的应用和使用。并且，不意图受限于在前述技术领域、背景技术或以下详细说明中出现的任何明示或暗示的理论。

为了简洁且清楚的例示，附图例示了构造的一般方式，并且可能省略对公知特征和技术的描述和细节以避免不必要地遮蔽本发明。此外，图中的元素不一定按比例绘制。例如，图中某些元素或区域的尺寸可以相对于其它元素或区域被放大以帮助提高对本发明的实施例的理解。

说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等，如果有的话，可以被用于在相似的元素之间区分，而不一定用于描述特定次序或时间顺序。应该理解，所使用的术语在适当环境下是可以互换的，以使得此处描述的本发明的实施例能够例如按不同于此处例示或描述的次序工作。并且，术语“包括”、“包含”、“具有”及其任何变体意图覆盖非穷举的包括，以使得包括一系列元素的工艺、方法、物体或装置不一定限于这些元素，而可以包括所述工艺、方法、物体或装置未明示列出或固有的其它元素。此处所使用的术语“耦接”被定义为以电或非电的方式直接或间接连接。

尽管图2的电路在提供ESD保护上可以非常有效，但是需要进一步改进，尤其是针对快速上升时间ESD瞬变以及其真实世界等同物提供保护，例如在与相对于人体模式(HBM)测试相对的器件充电模式(CDM)测试连接中遇到的瞬变。HBM测试意图复制当由带电的人触摸电子器件时在真实世界中遇到的ESD瞬变。CDM测试意图更好地复制真实世界中的情况，其中元件本身(例如SC器件或IC)可以变得带电，由此导致ESD事件。HBM测试是最老且最常用的ESD评估方法，通常涉及使测试中的器件(DUT)经受具有数量级为10纳秒的上升时间的脉冲。相比而言，CDM测试使DUT经受具有数量级为100皮秒或更小的上升时间的瞬变，该上升时间比HBM测试期间遇到的上升时间快两个数量级。CDM和HBM测试的脉冲上升时间的差异反映了由所述不同的原因引起的真实世界ESD事件中的差异。已经发现诸如图2所示的ESD保护元件的响应可以根据应力瞬变(stress transient)的上升时间以不可预测的方式显著地改变。

因此，存在提供改进的ESD箝位器件的持续需求，尤其是对ESD瞬变的上升时间敏感度较低的ESD箝位器件。此外，理想地，改进的ESD箝位器件被配置为一贯地处理多个预定触发电压。并且，结合附图以及本发明的该背景技术阅读本发明的随后详细说明以及所附权利要求，本发明的其它理想特征和特性将变得清楚。

图4是例示根据本发明实施例的ESD箝位器件41的内部元件的简化示意图。ESD箝位器件41取代ESD箝位器件21被用于一般保护电路20。ESD箝位器件41与图2的现有技术ESD箝位器件31的不同点在于它采用两个串联耦接的晶体管级T1和T2，晶体管级T1和T2在节点52处以镜像配置(mirror configuration)连结。晶体管级T1包括类似于图2的晶体管25的晶体管25，其具有发射极26、集电极27和基极28、附加电阻29以及齐纳二极管30，按与图2大致相同的方式耦接。对于晶体管级T1和图2的ESD箝位器件31使用相同的附图标记，以表明各个元素类似但不一定相同。电阻器29耦接在节点34处的基极28与节点32处的发射极26之间。节点32被配置为耦接到图1的ESD保护电路20的GND端子23。如联系图2所注意到的，齐纳二极管30耦接在节点34处的基极28与节点33处的集电极27之间。节点33被配置为经由节点52耦接到晶体管级T2的节点43。晶体管级T2包括类似于级T1的晶体管25的晶体管35。晶体管35包括发射极36、集电极37和基极38。电阻39耦接在节点44处的基极38与节点42处的发射极36之间。齐纳二极管40耦接在节点44处的基极38与节点43处的集电极37之间。晶体管级T2的节点43按镜像配置经由节点52耦接到晶体管级T1的节点33，集电极27耦接到集电极37。节点33、52和43仅是出于描述的便利而被显示为单独的节点，可以被组合。晶体管级T2的节点42被配置为耦接到图1的ESD电路20的输入/输出(I/O)端子。应该注意，尽管ESD箝位器件41的级T1和T2单独地类似图2的ESD箝位器件31，但是它们反相串联耦接，即，级T2的节点43耦接到级T1的节点33，或换一种方式说，级T1的集电极27经由公共节点52耦接到级T2的集电极37。ESD箝位器件41相比ESD箝位器件31的优点在于ESD箝位器件是双向的，即，它会响应于例如在ESD电路20的端子22和23中的仍一个处的正向ESD瞬变。这是重要的优点，因为其导致在向电路核心24提供双向ESD保护时的显著面积节省，并由此降低包含电路核心24(参见图1)的SC器件或IC的制造成本。

图5是例示根据本发明另一实施例的ESD箝位器件51的内部元件的简化示意图，其中会理解箝位器件51取代图1的一般ESD保护电路20中的箝位器件21。ESD箝位器件51与图4的ESD箝位器件41的不同点在于其包括两个串联耦接的ESD级，即下ESD级或箝位器件41和上ESD级或箝位器件41’。术语“下”和“上”此处仅用于表明一对串联耦接的ESD级中的一个(例如箝位器件41)耦接到ESD电路20的所谓的GND端子23，而这对串联耦接的ESD级中的另一个(例如箝位器件41’)耦接到图1的ESD电路20的所谓的I/O端子，其中GND通常是(但并不总是)电路20的低电位侧，并且I/O端子耦接到ESD电路20的通常(但不总是)高电位侧。“下”和“上”的指代仅是为了引用方便，而非意图进行限制。联系图4描述下ESD级或箝位器件41。上ESD级或箝位器件41’类似于下ESD级或箝位器件41，采用如下约定，通过为各个附图标记添加“’”来标识其类似于下ESD级或箝位器件41的各个元件，例如，上ESD级或箝位器件41’的发射极26’类似于下ESD级或箝位器件41的发射极26，集电极27’类似于集电极27，等等。ESD级或箝位器件41、41’被耦接以使得：(1)下级或箝位器件41的节点42耦接到上级或箝位器件41’的节点32’；(2)下级或箝位器件41的底节点32被配置为耦接到ESD电路20的GND端子23；以及(3)上级或箝位器件41’的顶节点42’被配置为耦接到ESD电路20的I/O端子22。图5的ESD箝位器件51以及图6和图7的ESD箝位器件61和71被称为“堆叠”ESD箝位器件，原因在于它们包括下ESD级或箝位器件41与上ESD级或箝位器件41’的串联耦接(即“堆叠”)布置，其中堆叠体的底节点(例如，节点32)被配置为耦接到GND端子23而堆叠体的顶节点(例如节点42’)被配置为耦接到图1的ESD电路20的I/O端子22，并且中间节点42、32’在节点65处耦接在一起。节点42、32和65仅是出于描述的便利而被显示为单独的节点，可以被组合。这种多级“堆叠”布置使得能够获得比利用单个ESD保护级(例如图4所示)通常可能的更高的触发电压和保持电压(例如图3的电压Vt1和Vh)。

图6是例示根据本发明又一实施例的ESD箝位器件61的内部元件的简化示意图，其中会理解箝位器件61取代图1的一般ESD保护电路20中的箝位器件21。图6的ESD箝位器件61与图5的ESD箝位器件51的不同点在于添加了RC梯60，RC梯60包括电阻R1、R2、R3、R4等，以及电容C1、C2、C3等。RC梯60的电阻R1的第一端子耦接到第一ESD级或箝位器件41的节点32(例如发射极26)，电阻R2的第一端子耦接到第一ESD级或箝位器件41的内部节点52(例如集电极27、37)，电阻R3的第一端子耦接到ESD级或箝位器件41、41’之间的耦接节点65(例如发射极36/26’)。在另一实施例中，电阻R4的第一端子耦接到第二ESD级或箝位器件41’的内部节点52’(例如集电极27’、37’)，以及在又一实施例中，电阻器R5的第一端子耦接到第二ESD级或箝位器件41’的终端节点42’(例如发射极36’)。电容C1耦接在电阻R1和R2的第二端子之间，电容C2耦接在电阻R2和R3的第二端子之间，并且当使用于另一实施例时，电容C3耦接在电阻R3和R4的第二端子之间，以及当使用于又一实施例时，电容C4耦接在电阻R4和R5的第二端子之间。如上所述，电阻R4、R5中的一个或二者以及相关联的电容C3、C4可以包括在一些实施例中，但在其它实施例中可以被省略。尽管包括电阻R4、R5中的一个或二者以及相关联的电容C3、C4是理想的，但它们不是必要的。如果包括电容C4，则它应该是强健的，即，其本身能够承受图6的ESD箝位器件61意图保护的电路核心24的整个工作电压。相同的考虑适用于图7的ESD箝位器件71，如果其中包括C4的话。

图5-7的ESD箝位器件51、61、71被显示为包括两个堆叠的双向ESD级41、41’，但是本领域技术人员基于此处的解释会理解，如果期望获得更高的触发电压，可以通过串联耦接N个这样的级41、41’、41”......等，而堆叠任意数目N的这样的级。堆叠体的各个级(例如41、41’、41”等)可以基本相同或不同。在使用N个串联耦接的ESD箝位级的情况下，取决于堆叠的级的总数，RC梯60中包括的电阻和电容的总数也可以增加。

在N个ESD箝位级被设置有与其每个节点(例如节点32、52、65(42、33’)、52’、42’等)耦接的电阻R1、R2、R3......等以及耦接在RC梯60的连续电阻的第二端子之间的电容C1、C2......等的情况下，在RC梯60中将存在2N+1个电阻和2N个电容。但是，不是所有的这些电容和电阻都是必须的，而可以省略一些。例如，但非意图进行限制地，可以省略电阻R_2N+1和电容C_2N，其中电阻R_2N+1的第一端子耦接到第N个ESD箝位级的第二(上)端子节点(例如节点42’)，电容C_2N耦接在电阻R_2N+1的第二端子与电阻R_2N的第二端子之间，电阻R_2N耦接到的第N个ESD箝位级的内部节点。在另一实施例中，电阻R_2N+1和R_2N以及电容C_2N和C_2N-1都可以省略，其中电阻R_2N的第一端子将耦接到第N个ESD箝位级的内部节点，电阻R_2N-1的第一端子将耦接到第N个ESD箝位级的第一或下节点(例如节点32’)，以及电容C_2N-1将被耦合在R_2N和R_2N-1的第二端子之间。如将随后所示的，RC梯60在将ESD箝位器件61、71的灵敏度降低到ESD信号的上升时间中有用。

图7是例示根据本发明再一实施例的ESD箝位器件71的内部元件的简化示意图，其中会理解箝位器件71取代图1的一般ESD保护电路20中的箝位器件21。图7的ESD箝位器件71与图6的ESD箝位器件61的不同点在于二极管D1耦接在下ESD级或箝位器件41的节点32与节点65之间，节点65在下ESD级或箝位器件41与上ESD级或箝位器件’之间。包括二极管D1的优点是提供非对称触发电压。例如，如果在I/O端子22上出现正向ESD信号，则由两个ESD级或箝位器件41、41’的组合效应(即，由所有的四个ESD晶体管级T1、T2、T1’、T2’)确定ESD箝位器件的触发电压(例如Vt1+)。相反地，如果在GND端子23上出现正向ESD信号，则二极管D1有效地绕过ESD级或箝位器件41，即，绕过晶体管级T1、T2，由此基本上仅由上ESD级或箝位器件41’(即，由晶体管级T1’、T2’)确定触发电压(例如Vt1-)。这使得一个ESD箝位电路能够为不同极性的ESD信号提供显著不同的触发电压。在一些情况下，这是非常重要的优点，并且可以大大减少ESD保护所需的芯片面积，由此显著降低结合这种ESD保护的总体IC或元件的制造成本。尽管二极管D1被显示为被耦接在节点32和65之间，但是这仅是为了解释方便，而非意图进行限制。取决于ESD瞬变的各种极性所期望的相对触发电压以及堆叠的级的总数目，D1或等同的二极管可以耦接在堆叠ESD箝位器件71的其它节点之间以及按其它取向。此外，尽管堆叠ESD箝位器件51、61、71被显示为包括两个堆叠的ESD级(例如ESD级或箝位器件41、41’)，但是这仅是为了解释方便，而非意图进行限制，并且本领域技术人员会理解也可以使用更多或更少的级。图6和图7的RC梯60也是如此，即，对于任何给定数目的ESD级可以采用更多或更少的RC梯，并且可以改变RC梯的数目以适应不同数目的ESD级。

以下的表1例示使用传输线脉冲测试(模拟HBM)和非常快传输线脉冲测试(模拟CDM)评估不同ESD保护布置的性能的比较结果。HBM瞬变的脉冲宽度约为100纳秒，具有1-10纳秒之间的上升时间，而CDM瞬变的脉冲宽度约为1纳秒，具有数量级为100皮秒的上升时间。HBM测试使得器件经受约250伏的最大电压以及约10安培的脉冲电流限度。CDM测试使得器件经受约500伏的最大电压以及约20安培的脉冲电流限度。进行测试的器件采用图7所示的ESD箝位器件配置，具有或没有使用表I所列的电阻和电容的RC梯60。所测试的ESD箝位器件被另外设计以提供对约80伏以上的脉冲的保护。除了存在或不存在RC梯60之外，被测试的不同单元之间的ESD箝位器件和电路核心基本相同。

从表I可以观察到包括RC梯60的ESD箝位器件在具有显著不同的脉冲上升时间的两种类型的测试下提供更加一致的触发电压Vt1值。例如，当包括RC梯60时，对于HBM瞬变获得81.1伏的Vt1值，对于CDM瞬变获得71.87伏的Vt1值，差异为(81.1-71.87)/71.87＝13％。当完全省略RC梯60时，对于HBM瞬变获得101.4伏的Vt1值，对于CDM瞬变获得73伏，差异为(101.4-73)/73＝39％。类似地，在包括具有电阻R1，R2，R3，R4和电容C1，C2，C3的RC梯60的情况下，Vh值差(34.0-56.1)/34.0＝-65％，在省略RC梯60的情况下，Vh值差(30.7-57.5)/30.7＝-87％。因此，包括RC梯60为ESD箝位器件提供了Vt1和Vh的总体改进的一致性和可预测性。

除了提供改进的性能，包括RC梯60还使得易于预先确定ESD箝位器件的触发电压Vt1，这在用于优化保护的设计中是极大的便利，尤其是对于高压、高功率元件或IC而言。以下的表II例示了怎样利用RC梯60中的不同的R和C的值可以调整Vt1。在表II的测试中，R1＝R2＝R3＝R4且C1＝C2＝C3。在该表中列出了相应的各个R和C值以及由此提供的Vt1值。图6和图7的ESD箝位器件61、71基本相同，不同的测试之间仅相应的RC梯的值不同。

图8示出漏电流(单位为安培)与直流施加电压(单位为伏)的图表75，示出根据包括RC梯60的本发明的实施例改进具有ESD保护的器件或电路的安全工作区域。迹线80示出使用图7的ESD箝位器件71但没有RC梯60的电路20的响应，而迹线82示出基本相同但具有RC梯60的箝位器件的响应，RC梯60包括电阻R1，R2，R3，R4和电容C1，C2，C3。会注意到，在漏电流变得显著之前，可以施加高得多的直流电压。注意，图8的电流标度是对数的，即，标度的每个分度对应于电流增加幅值的阶数。结果是安全工作区域的显著增加，这大致由迹线80和82的快速上升部分之间的区域84给出。

根据第一实施例，提供一种静电放电(ESD)保护电路，其具有输入/输出(I/O)端子和公共端子，被配置为保护耦接在I/O和公共端子之间的电路核心。该保护电路包括：耦接在所述I/O端子和所述公共端子之间的多个串联布置的ESD箝位级；以及与所述多个串联布置的ESD箝位级的至少一部分并联的电阻-电容(RC)梯，其中所述RC梯的电阻耦合到所述串联布置的ESD箝位级的一部分之间的节点。在另一实施例中，所述多个串联布置的ESD箝位级包括第一和第二串联布置的ESD箝位级，并且所述节点包括在第一ESD箝位级的第一端子处的第一节点、在第一ESD箝位级内部的第二节点和将第一ESD箝位级的第二端子串联耦接到第二ESD箝位级的第一端子的第三节点。在又一实施例中，所述RC梯包括第一、第二和第三电阻以及第一和第二电容，其中第一电阻的第一端子耦接到第一节点，第二电阻的第一端子耦接到第二节点，第三电阻的第一端子耦接到第三节点，第一电容耦接在第一电阻的第二端子与第二电阻的第二端子之间，并且第二电容耦接在第二电阻的第二端子与第三电阻的第二端子之间。在再一实施例中，该电路还包括第四电阻和第三电容，第四电阻的第一端子耦接到在第二ESD级内部的第四节点，并且第三电容耦接在第三电阻的第二端子与第四电阻的第二端子之间。在另一实施例中，该电路还包括耦接在所述多个串联布置的ESD箝位级中的一个的两端的二极管。在另一实施例中，所述多个串联布置的ESD箝位级中的至少一些是双向的。在另一实施例中，该电路还包括耦接在所述多个串联布置的双向ESD箝位级中的一个的两端的二极管。

根据第二实施例，提供一种静电放电(ESD)保护器件，耦接在意图保护免受ESD事件的核心电路的输入输出(I/O)端子和公共端子之间。该器件包括：多个串联耦接的双向ESD箝位级，每个ESD箝位级包括第一终端节点和第二终端节点以及内部节点，其中串联耦接的ESD箝位级中的第一ESD箝位级的第一终端节点耦接到所述公共端子，串联耦接的ESD箝位级中的最后ESD箝位级的第二终端节点耦接到所述I/O端子；以及具有多个电阻和电容的电阻-电容(RC)梯，每个电阻的第一端子耦接到所述ESD箝位级之一的节点，并且每个电容耦接在所述RC梯的连续电阻的第二端子之间。根据又一实施例，所述ESD箝位级之一是第一ESD箝位级。在另一实施例中，RC梯包括另一电阻和另一电容，所述另一电阻的第一端子耦接到第二ESD箝位级的内部节点，所述另一电容耦接在所述另一电阻的第二端子与耦接到所述ESD箝位级之一的电阻之间。在另一实施例中，RC梯包括另一电阻和另一电容，所述另一电阻的第一端子耦接到最后ESD箝位级的内部节点，所述另一电容耦接在所述另一电阻的第二端子与耦接到所述ESD箝位级之一的电阻之间。在另一实施例中，该器件还包括耦接在所述多个串联耦接的双向ESD箝位级的一个或更多个的第一和第二终端节点之间的二极管。在另一实施例中，该二极管耦接在第一ESD箝位级的第一和第二终端节点之间。

根据第三实施例，提供一种静电放电(ESD)保护器件，耦接在意图保护免受ESD事件的核心电路的输入输出(I/O)端子和公共端子之间。该器件包括：多个串联耦接的ESD箝位级，每一个ESD箝位级包括第一终端节点和第二终端节点以及内部节点，其中串联耦接的ESD箝位级中的第一ESD箝位级的第一终端节点耦接到所述公共端子，串联耦接的ESD箝位级中的最后ESD箝位级的第二终端节点耦接到所述I/O端子；以及具有电阻和电容的电阻-电容(RC)梯，其中所述电阻通过其第一端子耦接到所述ESD箝位级之一的每个节点，并且所述电容耦接在所述电阻的第二端子之间。根据另一实施例，每个ESD箝位级包括反相串联耦接的第一和第二晶体管级，每个晶体管级具有发射极、基极和集电极，并且其中ESD箝位级的内部节点耦接第一和第二晶体管级的集电极。根据另一实施例，第一和第二晶体管级的发射极分别耦接到ESD箝位级的第一和第二终端节点。根据另一实施例，该器件还包括耦接在每个晶体管级的集电极与基极之间的齐纳二极管。根据另一实施例，所述ESD箝位级中的第一ESD箝位级的第一晶体管级的发射极耦接到所述公共端子，并且所述ESD箝位级中的最后ESD箝位级的第二晶体管级的发射极耦接到所述I/O端子。根据另一实施例，所述RC梯的电阻具有基本相同的值，并且所述RC梯的电容具有基本相同的值。根据另一实施例，该器件还包括耦接在所述ESD箝位级之一的第一和第二终端节点之间的二极管。

尽管在本发明的前述详细说明中已经给出了至少一个示例性实施例，但是应该理解存在大量变体。还应该理解一个或更多个示例性实施例仅作为例子，而非意图以任何方式限制本发明的范围、可用性或配置。相对照地，前述详细说明将为本领域技术人员提供用于实现本发明的示例性实施例的便利指导，应该理解可以在示例性实施例中描述的元素的功能和布置上进行各种改变，而不脱离如在所附权利要求及其法律等同物中提出的本发明的范围。

Claims

1.一种静电放电(ESD)保护电路，其具有输入/输出(I/O)端子和公共端子，被配置为保护耦接在所述I/O端子和公共端子之间的电路核心，并且该保护电路包括：

耦接在所述I/O端子和所述公共端子之间的多个串联布置的ESD箝位级；以及

与所述多个串联布置的ESD箝位级的至少一部分并联的电阻-电容(RC)梯，其中所述RC梯的电阻耦合到所述串联布置的ESD箝位级的节点。

2.如权利要求1所述的电路，其中所述多个串联布置的ESD箝位级包括第一和第二串联布置的ESD箝位级，并且所述节点包括在第一ESD箝位级的第一端子处的第一节点、在第一ESD箝位级内部的第二节点、将第一ESD箝位级的第二端子串联耦接到第二ESD箝位级的第一端子的第三节点、在第二ESD箝位级内部的第四节点以及在第二ESD箝位级的终端处的第五节点，其中第一节点耦接到所述公共端子，且第五节点耦接到所述I/O端子。

3.如权利要求2所述的电路，其中所述RC梯包括第一、第二和第三电阻以及第一和第二电容，其中第一电阻的第一端子耦接到第一节点，第二电阻的第一端子耦接到第二节点，第三电阻的第一端子耦接到第三节点，第一电容耦接在第一电阻的第二端子与第二电阻的第二端子之间，并且第二电容耦接在第二电阻的第二端子与第三电阻的第二端子之间。

4.如权利要求2所述的电路，还包括耦接在第一节点与第三节点之间的二极管。

5.如权利要求2所述的电路，还包括第四电阻和第三电容，第四电阻的第一端子耦接到第四节点，并且第三电容耦接在第三电阻的第二端子与第四电阻的第二端子之间。

6.如权利要求2所述的电路，还包括第五电阻和第四电容，第五电阻的第一端子耦接到第五节点，并且第四电容耦接在第四电阻的第二端子与第五电阻的第二端子之间。

7.如权利要求1所述的电路，其中所述多个串联布置的ESD箝位级中的至少一些是双向的。

8.如权利要求7所述的电路，还包括耦接在所述多个串联布置的双向ESD箝位级中的至少一个的两端的二极管。

9.一种静电放电(ESD)保护器件，耦接在意图保护免受ESD事件的核心电路的输入输出(I/O)端子和公共端子之间，该器件包括：

第一至第N的N个串联耦接的双向ESD箝位级，所述N个ESD箝位级中的每一个包括第一终端节点和第二终端节点以及内部节点，其中第一ESD箝位级的第一终端节点耦接到所述公共端子，第N ESD箝位级的第二终端节点耦接到所述I/O端子，并且第二至第N ESD箝位级的第一端子耦接到紧邻的前一ESD箝位级的第二终端节点，由此在第一至第N串联耦接的ESD箝位级的相邻对之间形成N-1个耦接节点；以及

具有多个电阻和电容的电阻-电容(RC)梯，其中所述电阻的第一端子耦接到所述ESD箝位级的至少一些节点，并且所述电容耦接在所述RC梯的连续电阻的第二端子之间。

10.如权利要求9所述的器件，其中所述电阻的第一端子耦接到第一ESD箝位级的第一节点、耦接到所述N个ESD箝位级的内部节点、耦接到第N个ESD箝位级的第二节点、以及耦接到连续的串联耦接ESD级之间的N-1个耦接节点，每个节点一个电阻，并且所述电容耦接在所述RC梯的连续电阻的第二端子之间。

11.如权利要求10所述的器件，其中第一端子耦接到第N ESD箝位级的第二节点的电阻和耦接到此电阻的第二端子的电容，或者第一端子耦接到第N ESD箝位级的内部节点的电阻和耦接到此电阻的第二端子的电容，或者此电阻和电容二者，被省略。

12.如权利要求9所述的器件，还包括耦接在所述N个串联耦接的双向ESD箝位级中的一个或更多个的第一和第二终端节点之间的二极管。

13.如权利要求11所述的器件，其中所述二极管耦接在第一ESD箝位级的第一和第二终端节点之间。

14.一种静电放电(ESD)保护器件，耦接在意图保护免受ESD事件的核心电路的输入输出(I/O)端子和公共端子之间，该器件包括：

N个串联耦接的ESD箝位级，每一个ESD箝位级包括第一终端节点和第二终端节点以及内部节点，其中串联耦接的ESD箝位级中的第一ESD箝位级的第一终端节点耦接到所述公共端子，串联耦接的第NESD箝位级的第二终端节点耦接到所述I/O端子；以及

具有电阻和电容的电阻-电容(RC)梯，其中所述电阻通过其第一端子耦接到所述N个ESD箝位级中的一个或更多个的每个节点，并且所述电容耦接在所述电阻的第二端子之间。

15.如权利要求14所述的器件，其中每个ESD箝位级包括以镜像配置串联耦接的第一和第二晶体管级，每个晶体管级具有发射极、基极和集电极，并且其中每个ESD箝位级的内部节点耦接第一和第二晶体管级的集电极。

16.如权利要求15所述的器件，其中第一和第二晶体管级的发射极分别耦接到每个ESD箝位级的第一和第二终端节点。

17.如权利要求15所述的器件，还包括耦接在每个晶体管级的集电极与基极之间的齐纳二极管。

18.如权利要求15所述的器件，其中所述N个ESD箝位级中的第一ESD箝位级的第一晶体管级的发射极耦接到所述公共端子，并且第NESD箝位级的第二晶体管级的发射极耦接到所述I/O端子。

19.如权利要求14所述的器件，其中所述RC梯的电阻具有基本相同的值，并且所述RC梯的电容具有基本相同的值。

20.如权利要求14所述的器件，还包括耦接在所述ESD箝位级中的一个的第一和第二终端节点之间的二极管。