CN102447249B - 用于高电压应用的esd动力钳 - Google Patents

Abstract

ESD钳包括第一电源节点；与所述第一电源节点连接且被设置成检测ESD事件的ESD检测电路；与所述第一电源节点连接且被设置为输出第二电源电压给第二电源节点的偏置电路。第二电源电压比所述第一电源节点上的第一电源电压低。将ESD检测电路设置为激活偏置电路以改变响应ESD事件的工作状态。所述ESD钳还包括与所述第二电源节点连接的LVESD钳，其中所述LV ESD钳包括具有比所述第一电源电压低的最大耐电压的LV器件。

Description

用于高电压应用的ESD动力钳

技术领域

本发明涉及一种静电放电(ESD)钳。

背景技术

静电放电(ESD)是集成电路制造和使用中已知的问题。一般晶体管具有可被静电放电损坏的薄氧化物和绝缘层，因此需要特别的护理以保护集成电路免受由ESD引起的损坏。

在高电压(HV)应用如使用发光器件(LED)和液晶显示(LCD)器件的应用中也需要ESD保护电路。EDS保护电路可包括连接在HV电源节点和电接地之间的ESD动力钳。可使用被ESD瞬变电分解以传导ESD电流的RC-HVMOS晶体管或级联双极结型晶体管(BJT)来实施传统的ESD动力钳。但是传统的ESD动力钳具有缺点。例如RC-HVMOS器件需要大的晶片面积。动力钳中的BJTs具有非弹性设计窗口，用于ESD保护的触发电压受到级联BJTs的数量的限制。

发明内容

针对现有技术中的问题，本发明提供了一种静电放电(ESD)钳包括：第一电源节点；与所述第一电源节点连接且被设置成检测ESD事件的ESD检测电路；与所述第一电源节点连接且被设置为输出第二电源电压到第二电源节点的偏置电路，所述第二电源电压比所述第一电源节点上的第一电源电压低，其中所述ESD检测电路设置为激活所述偏置电路以改变响应ESD事件的工作状态；以及与所述第二电源节点连接的低电压(LV)ESD钳，其中所述LV ESD钳包括LV器件，所述LV器件具有比所述第一电源电压低的最大耐电压。

根据本发明所述的ESD钳还包括VSS节点，其中所述ESD检测电路和所述偏置电路的每一个都连接在所述第一电源节点和所述VSS节点之间，其中所述LV ESD钳连接在所述第二电源节点和所述VSS节点之间。

根据本发明所述的ESD钳，其中所述ESD检测电路包括：连接在所述第一电源节点和VSS节点之间的第一电阻器；连接在所述第一电阻器和所述VSS节点之间的第一电容器；连接在所述第一电源节点和所述VSS节点之间的第二电容器；以及连接在所述第二电容器和所述VSS节点之间的第二电阻器。

根据本发明所述的ESD钳，其中所述偏置电路包括：第一PMOS晶体管，所述第一PMOS晶体管包括与所述第一电阻器和所述第一电容器之间的节点连接的栅极；第二PMOS晶体管，第二PMOS晶体管包括与所述第二电阻器和所述第二电容器之间的节点连接的栅极，其中所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极的线路串联连接；以及二极管，所述二极管与所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极线路串联连接。

根据本发明所述的ESD钳还包括：NMOS晶体管，所述NMOS晶体管包括与所述第一电源节点连接的漏极，与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极线路之间的节点连接的栅极，以及与所述第二电源节点连接的源极；连接在所述第一电源节点和所述NMOS晶体管的栅极之间的第三电阻器；以及连接在所述第二电源节点和所述VSS节点之间的第三电容器。

根据本发明一种静电放电(ESD)钳包括：第一电源节点；连接在所述第一电源节点和电接地之间ESD检测电路，其中所述ESD检测电路设置为检测所述ESD钳的节点上的ESD瞬变；连接在所述第一电源节点和所述电接地之间的偏置电路，其中将偏置电路设置成接收来自所述ESD检测电路的信号，然后输出响应所述信号的电压，所述电压施加给第二电源节点，其中所述偏置电路包括高电压(HV)器件；以及低电压(LV)ESD钳包括与所述第二电源节点连接的第一端，和与所述电接地连接的第二端，其中所述LV ESD钳包括LV器件，所述LV器件具有比所述HV器件的最大耐电压低的最大耐电压。

根据本发明所述的ESD钳，其中所述偏置电路输出的电压比所述第一电源节点上的电压低，其中所述偏置电路设置成相应于所述第一电源节点上的电压变化保持电压基本稳定，在所述ESD钳的任何节点上都没有ESD瞬变发生。根据本发明所述的ESD钳，其中所述LV ESD钳中的所述LV器件的最大耐电压低于所述第一电源节点上的电压。

根据本发明所述的ESD钳，其中所述ESD检测电路包括：连接在所述第一电源节点和所述电接地之间的第一电阻器；连接在所述第一电阻器和所述电接地之间的第一电容器；连接在所述第一电源节点和所述电接地之间的第二电容器；以及连接在所述第二电容器和所述电接地之间的第二电阻器。

根据本发明所述的ESD钳，其中所述偏置电路包括：第一PMOS晶体管，所述第一PMOS晶体管包括与所述第一电阻器和所述第一电容器之间的节点连接的栅极；第二PMOS晶体管，所述第二PMOS晶体管包括与所述第二电阻器和所述第二电容器之间的节点连接的栅极，其中所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极的线路串联连接；以及二极管，所述二极管与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极的线路串联连接。

根据本发明所述的ESD钳还包括：NMOS晶体管，所述NMOS晶体管包括与所述第一电源节点连接的漏极，与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极的线路之间的节点连接的栅极，以及与所述第二电源节点连接的源极；连接在所述第一电源节点和所述NMOS晶体管的栅极之间的第三晶体管；以及连接在所述第二电源节点和所述电接地之间的第三电容器。

根据本发明所述的一种静电放电(ESD)钳包括：电源节点；电接地；ESD检测电路，该ESD检测电路包括：连接在所述电源节点和所述电接地之间的第一电阻器，连接在所述第一电阻器和所述电接地之间的第一电容器，连接在所述电源节点和所述电接地之间的第二电容器，以及连接在所述第二电容器和所述电接地之间的第二电阻器；偏置电路，该偏置电路包括：与所述第一电阻器和所述第一电容器之间的节点连接的第一输入端，与所述第二电阻器和所述第二电容器之间的节点连接的第二输入端，以及输出端；以及连接在所述偏置电路的输出端和所述电接地之间的低电压(LV)ESD钳。

根据本发明所述的ESD钳，其中所述LV ESD钳包括LV器件，所述LV器件具有比所述电源节点上的电压低的最大耐电压。

根据本发明所述的ESD钳，其中所述偏置电路包括：第一PMOS晶体管，所述第一PMOS晶体管包括与所述偏置电路的所述第一输入端连接的栅极；第二PMOS晶体管，所述第二PMOS晶体管包括与所述偏置电路的所述第二输入端连接的栅极，其中所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极的线路串联连接；二极管，所述二极管与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极线路串联连接；以及NMOS晶体管，所述NMOS晶体管包括与所述电源节点连接的漏极，与所述第一PMOS晶体管和所述第二PMOS晶体管的漏极连接的栅极，以及与所述偏置电路的所述输出端连接的源极。

根据本发明所述的ESD钳，其中所述偏置电路还包括：连接在所述电源节点和所述NMOS晶体管的栅极之间的第三电阻器；以及连接在所述偏置电路的输出端和所述电接地之间的第三电容器。

根据本发明所述的ESD钳，其中所述第一PMOS晶体管和所述第二PMOS晶体管以及所述NMOS晶体管为高电压晶体管。

附图说明

为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：

图1示出了根据实施例的高电压(HV)静电放电(ESD)动力钳的电路示意图；

图2示出了示例性HV ESD动力钳的电路示意图；

图3示出了示例性LV ESD器件和HV晶体管的横截面视图；以及

图4到图5示出了示例性LV ESD动力钳的电路示意图。

具体实施方式

下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本公开的范围。

根据实施例提供了一种新型的高电压(HV)静电放电(ESD)动力钳。讨论了实施例的变化和操作。在所有各个视图和说明性实施例中，相同的附图编号用于标示出相同的元件。

图1示出了根据实施例的HV ESD动力钳的方框示意图。将HV ESD动力钳连接在电源节点VDDH和VSS之间。在一个实施例中，VSS节点为电接地。电源节点VDDH可传输表示为VDDH的第一正电源电压。电源PS包括与电源节点VDDH连接的提供HV电源电压(也被表示为VDDH)的输出端。在一个示例性实施例中，HV电源电压VDDH大于约10V或约20V，尽管也可使用不同的电压。

HV ESD动力钳包括ESD检测电路、偏置电路以及低电压(LV)ESD钳。将ESD检测电路设置为检测发生在HV电源节点VDDH和节点VSS之间(也包括HV电源节点VDDH和节点VSS)的ESD事件，ESD检测电路激活LV ESD钳以分流ESD电流。偏置电路包括HV器件，该偏置电路在正常操作过程(在此过程中无ESD事件发生)中用于提供偏置电源电压(以下称为LV电源电压VSL)给LV ESD钳中的LV ESD器件。ESD检测电路改变偏置电路的工作状态。当没有ESD事件发生时将LV ESD钳关闭，而在ESD事件过程中将LVESD钳打开以传导ESD电流。

图2示出了HV ESD电源钳的示例性实施。ESD检测电路可包括连接在HV电源节点VDDH和节点VSS之间的电阻器R1和电容器C1，以及连接在HV电源节点VDDH和节点VSS之间的电阻器R2和电容器C2。

偏置电路可包括源极到漏极线路串联连接且与二极管D1串联连接的HVPMOS晶体管HVP1和HVP2。HV PMOS晶体管HVP1和HVP2的栅极分别与节点A1和A2连接，节点A1位于电阻器R1和电容器C1之间且节点A2位于电阻器R2和电容器C2之间。偏置电路可接收HV PMOS晶体管HVP1和HVP2的栅极上的输入信号且在节点A4上输出LV电源电压VSL。进一步，偏置电路还包括电阻器R3和HV NMOS晶体管HVN，其中HV NMOS晶体管HVN的栅极与处于HV PMOS晶体管HVP1和HVP2的源极到漏极的线路之间的节点连接且HV NMOS晶体管HVN的源极与电容器输出电容连接，电容器Cout进一步与节点VSS连接。进一步，将LV ESD钳连接在HV NMOS晶体管HVN的源极A4和节点VSS之间。

图4到图5示出了示例性的包括LV ESD器件LVNMOS和LVPMOS的LV ESD钳实施例。在示例性实施例中，节点A4上的由偏置电路输出的电压VSL比HV电源电压VDDH(图1和2)低。在实施例中，LV电源电压VSL低于HV电源电压VDDH的约50％或甚至20％。应该注意的是LV ESD器件LV NMOS和LVPMOS具有与图2中HV器件HVP1、HVP2和HVN不同的设计。例如图3示出了示例性LV ESD器件和示例性HV ESD器件的横截面视图。LV ESD器件LVNMOS和LVPMOS可在LV阱区中形成，而HV ESD器件HVP1、HVP2和HVN可在HV阱区中形成，LV阱区的杂质浓度高于HV阱区的杂质浓度。进一步，HV ESD器件HVP1、HVP2和HVN(图2和3)可包括处于各自的漏极区域和栅极电极之间的绝缘区域，而LV ESD器件LVNMOS和LVPMOS不包括处于各自的漏极区域和栅极电极之间的绝缘区域。

将LV ESD器件如LVNMOS和LVPMOS设计为容纳低于HV电源电压VDDH的电压。换句话说，LV ESD器件如LVNMOS和LVPMOS的最大可允许的栅极到漏极电压和栅极到源极电压(称为最大耐电压)低于电源电压VDDH。在操作各自的晶片的过程中，施加给LV ESD钳中LV ESD器件/晶体管的栅极到漏极电压和栅极到源极电压需要不高于其各自的最大耐电压。否则可能会损坏LV ESD器件且这些晶体管的栅极氧化物可能会分解。最大耐电压可能低于电源电压VDDH的约50％或甚至约30％。另一方面，LV ESD器件的最大耐电压高于图2和3中节点A4上的LV电源电压VSL。

以下参考图2详细讨论HV ESD电源钳的操作。在其中无ESD发生的正常操作过程中，ESD检测电路中的节点A1处于高电压而节点A2处于低电压。因此关闭了HV PMOS晶体管HVP1而打开了HV PMOS晶体管HVP2。因此晶体管R3、HV PMOS晶体管HVP2和二极管D1组合在一起提供偏置电压给节点A3(其也为HV NMOS晶体管HVN的栅极)。因此就将LV电源电压VSL输出给了节点A4。在示例性实施例中，HV电源电压VDDH大于约10V而LV电源电压VSL为约5V。由于LV ESD钳上应用的LV电源电压VSL，因此未打开LV ESD钳。

在ESD事件中，假设ESD瞬变发生在HV电源节点VDDH上，节点A1处于低电压因为电容器C1相当于被短路了，而节点A2处于高电压因为电容器C2相当于被缩短了。因此打开了HV PMOS晶体管HVP1且关闭了HVPMOS晶体管HVP2。HV NMOS晶体管HVN的栅极处于高电压，因此打开了HV NMOS晶体管HVN。因此将ESD电流从HV电源节点VDDH穿过HVNMOS晶体管HVN传导到节点A4。结果LV ESD钳中的内部ESD检测电路(图2中未示出，请参考图4和5中的电阻器R4和电容器C3)将打开LV ESD器件LVNMOS和LVPMOS且将ESD电流传导给节点VSS。

示例性和模拟的结果表明即使HV电源电压VDDH改变，偏置电路可以可靠地输出稳定的LV电源电压VSL。在示例性和模拟结果中，当HV电源电压VDDH从约6V增加到约40V，LV电源电压VSL稳定地保持在约5V。因此，实施例的设计窗口很大。根据实施例的HV ESD电源钳也具有好的ESD保护能力。试验结果也表明如果从HV电源节点VDDH到节点VSS发生ESD瞬变，HV ESD电源钳可承受较高的ESD放电电流且已表现出比传统HV ESD钳更好的人体模式(HBM)和机器模式(MM)ESD级别。

根据实施例ESD钳包括第一电源节点；与所述第一电源节点连接且被设置成检测ESD事件的ESD检测电路；与所述第一电源节点连接且被设置为输出第二电源电压给第二电源节点的偏置电路。第二电源电压比所述第一电源节点上的第一电源电压低。将ESD检测电路设置为激活偏置电路以改变响应ESD事件的工作状态。所述ESD钳还包括与所述第二电源节点连接的LV ESD钳，其中所述LV ESD钳包括具有比所述第一电源电压低的最大耐电压的LV器件。

根据其它的实施例，ESD钳包括第一电源节点；电接地；连接在所述第一电源节点和所述电接地之间ESD检测电路，其中将所述ESD检测电路设置为检测所述ESD钳的节点上的ESD瞬变；以及连接在所述第一电源节点和所述电接地之间的偏置电路。将偏置电路设置成接收来自ESD检测电路的信号，然后输出响应该信号的电压，该电压被施加给第二电源节点，其中所述偏置电路包括HV器件。ESD钳还包括LV ESD钳，所述LV ESD钳包括与所述第二电源节点连接的第一端和与所述电接地连接的第二端，其中所述LV ESD钳包括LV器件，该LV期间具有比HV器件的最大耐电压低的最大耐电压。

根据又一其它实施例，ESD钳包括电源节点；电接地；ESD检测电路和偏置电路。所述ESD检测电路包括连接在所述电源节点和所述电接地之间的第一电阻器；连接在所述第一电阻器和所述电接地之间的第一电容器；连接在所述电源节点和所述电接地之间的第二电容器；以及连接在所述电容器和所述电接地之间的第二电阻器。偏置电路包括与所述第一电阻器和所述第一电容器之间的节点连接的第一输入端；与处于所述第二电阻器和所述第二电容器之间的节点连接的第二输入端；以及输出端。ESD钳还包括连接在所述偏置电路的输出端和所述电接地之间的LV ESD钳。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (15)

1.一种静电放电钳，包括：

第一电源节点；

与所述第一电源节点连接且被设置成检测静电放电事件的静电放电检测电路；

与所述第一电源节点连接且被设置为输出第二电源电压到第二电源节点的偏置电路，所述第二电源电压比所述第一电源节点上的第一电源电压低，其中所述静电放电检测电路设置为激活所述偏置电路以改变响应静电放电事件的工作状态；以及

与所述第二电源节点连接的低电压静电放电钳，其中所述低电压静电放电钳包括低电压器件，所述低电压器件具有比所述第一电源电压低的最大耐电压，

其中所述静电放电检测电路和所述偏置电路的每一个都连接在所述第一电源节点和VSS节点之间，其中所述低电压静电放电钳连接在所述第二电源节点和所述VSS节点之间。

2.根据权利要求1所述的静电放电钳，其中，所述静电放电检测电路包括：

连接在所述第一电源节点和VSS节点之间的第一电阻器；

连接在所述第一电阻器和所述VSS节点之间的第一电容器；

连接在所述第一电源节点和所述VSS节点之间的第二电容器；以及

连接在所述第二电容器和所述VSS节点之间的第二电阻器。

3.根据权利要求2所述的静电放电钳，其中，所述偏置电路包括：

第一PMOS晶体管，所述第一PMOS晶体管包括与所述第一电阻器和所述第一电容器之间的节点连接的栅极；

第二PMOS晶体管，第二PMOS晶体管包括与所述第二电阻器和所述第二电容器之间的节点连接的栅极，其中所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极的线路串联连接；以及

二极管，所述二极管与所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极线路串联连接。

4.根据权利要求3所述的静电放电钳，还包括：

NMOS晶体管，所述NMOS晶体管包括与所述第一电源节点连接的漏极，与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极线路之间的节点连接的栅极，以及与所述第二电源节点连接的源极；

连接在所述第一电源节点和所述NMOS晶体管的栅极之间的第三电阻器；以及

连接在所述第二电源节点和所述VSS节点之间的第三电容器。

5.一种静电放电钳，包括：

第一电源节点；

连接在所述第一电源节点和电接地之间静电放电检测电路，其中所述静电放电检测电路设置为检测所述静电放电钳的节点上的静电放电瞬变；

连接在所述第一电源节点和所述电接地之间的偏置电路，其中将偏置电路设置成接收来自所述静电放电检测电路的信号，然后输出响应所述信号的电压，所述电压施加给第二电源节点，其中所述偏置电路包括高电压器件；以及

低电压静电放电钳包括与所述第二电源节点连接的第一端，和与所述电接地连接的第二端，其中所述低电压静电放电钳包括低电压器件，所述低电压器件具有比所述高电压器件的最大耐电压低的最大耐电压。

6.根据权利要求5所述的静电放电钳，其中，所述偏置电路输出的电压比所述第一电源节点上的电压低，其中所述偏置电路设置成相应于所述第一电源节点上的电压变化保持电压基本稳定，在所述静电放电钳的任何节点上都没有静电放电瞬变发生。

7.根据权利要求5所述的静电放电钳，其中，所述低电压静电放电钳中的所述低电压器件的最大耐电压低于所述第一电源节点上的电压。

8.根据权利要求5所述的静电放电钳，其中，所述静电放电检测电路包括：

连接在所述第一电源节点和所述电接地之间的第一电阻器；

连接在所述第一电阻器和所述电接地之间的第一电容器；

连接在所述第一电源节点和所述电接地之间的第二电容器；以及

连接在所述第二电容器和所述电接地之间的第二电阻器。

9.根据权利要求8所述的静电放电钳，其中，所述偏置电路包括：

第一PMOS晶体管，所述第一PMOS晶体管包括与所述第一电阻器和所述第一电容器之间的节点连接的栅极；

第二PMOS晶体管，所述第二PMOS晶体管包括与所述第二电阻器和所述第二电容器之间的节点连接的栅极，其中所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极的线路串联连接；以及

二极管，所述二极管与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极的线路串联连接。

10.根据权利要求9所述的静电放电钳，还包括：

NMOS晶体管，所述NMOS晶体管包括与所述第一电源节点连接的漏极，与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极的线路之间的节点连接的栅极，以及与所述第二电源节点连接的源极；

连接在所述第一电源节点和所述NMOS晶体管的栅极之间的第三电阻器；以及

连接在所述第二电源节点和所述电接地之间的第三电容器。

11.一种静电放电钳，包括：

电源节点；

电接地；

静电放电检测电路，包括：

连接在所述电源节点和所述电接地之间的第一电阻器；

连接在所述第一电阻器和所述电接地之间的第一电容器；

连接在所述电源节点和所述电接地之间的第二电容器；以及

连接在所述第二电容器和所述电接地之间的第二电阻器；

偏置电路，包括：

与所述第一电阻器和所述第一电容器之间的节点连接的第一输入端；与所述第二电阻器和所述第二电容器之间的节点连接的第二输入端；以及

输出端；以及

连接在所述偏置电路的输出端和所述电接地之间的低电压静电放电钳。

12.根据权利要求11所述的静电放电钳，其中，所述低电压静电放电钳包括低电压器件，所述低电压器件具有比所述电源节点上的电压低的最大耐电压。

13.根据权利要求11所述的静电放电钳，其中，所述偏置电路包括：

第一PMOS晶体管，所述第一PMOS晶体管包括与所述偏置电路的所述第一输入端连接的栅极；

第二PMOS晶体管，所述第二PMOS晶体管包括与所述偏置电路的所述第二输入端连接的栅极，其中所述第一PMOS晶体管和所述第二PMOS晶体管的源极到漏极的线路串联连接；

二极管，所述二极管与所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极到漏极线路串联连接；以及

NMOS晶体管，所述NMOS晶体管包括与所述电源节点连接的漏极，与所述第一PMOS晶体管和所述第二PMOS晶体管的漏极连接的栅极，以及与所述偏置电路的所述输出端连接的源极。

14.根据权利要求13所述的静电放电钳，其中，所述偏置电路还包括：

连接在所述电源节点和所述NMOS晶体管的栅极之间的第三电阻器；以及

连接在所述偏置电路的输出端和所述电接地之间的第三电容器。

15.根据权利要求13所述的静电放电钳，其中，所述第一PMOS晶体管和所述第二PMOS晶体管以及所述NMOS晶体管为高电压晶体管。