CN108899313A - 静电保护器件 - Google Patents
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Abstract
本发明提供一种静电保护器件，包括衬底、在所述衬底内设有深N阱，在深N阱内从左到右依次设有第一P阱、第一N阱以及第二P阱，第一P阱内从左到右依次设有第一P+注入区、第一N+注入区以及第二N+注入区，第二P阱内从左到右依次设有第三N+注入区、第四N+注入区以及第四P+注入区，第二P+注入区跨接在第一P阱与第一N阱之间，第三P+注入区跨接在第一N阱与第二P阱之间，第一P+注入区以及第一N+注入区均与阳极连接，第四P+注入区以及第四N+注入区均与阴极连接。本发明提出的静电保护器件，可提高维持电压，降低触发电压，提高器件的ESD鲁棒性。
Description
技术领域
本发明涉及集成电路静电防护技术领域，特别是涉及一种静电保护器件。
背景技术
在集成电路的各个环节中，都有可能产生电荷的累积。在一定的条件下，电荷会发生转移，瞬间通过的大电流有可能超过器件的临界值而导致芯片烧毁。统计数据表明：静电放电(Electro Static Discharge,ESD)是集成电路失效的最主要原因，特别在功率集成电路中表现得更为突出。因此静电放电问题成为设计者最需关注的问题。
为了削减集成电路中因静电释放所造成的经济损失，最为有效的方法是对集成电路的各个输入、输出端口设计相应的高效能比的ESD保护器件。目前针对常规低压工艺的ESD保护措施相对已经较为成熟，常用的ESD保护器件结构包括二极管、双极型晶体管、栅极接地NMOS管以及SCR器件。SCR器件因具有较高的品质，被认为是ESD保护效率最高的器件。ESD保护器件在应用中，需要在满足鲁棒性标准的同时，保证维持电压高于被保护电路的工作电压。
然而，现有的静电保护器件，在实际应用中，难以保证较高的维持电压，在一定程度上影响了实际应用。
发明内容
鉴于上述状况，本发明的目的是为了解决现有技术中，现有的静电保护器件难以保证较高的维持电压，在一定程度上影响了实际应用的问题。
本发明提出一种静电保护器件，其中，包括衬底、在所述衬底内设有深N 阱，在所述深N阱内从左到右依次设有第一P阱、第一N阱以及第二P阱，所述第一P阱内从左到右依次设有第一P+注入区、第一N+注入区以及第二N+注入区，所述第二P阱内从左到右依次设有第三N+注入区、第四N+注入区以及第四P+注入区，第二P+注入区跨接在所述第一P阱与所述第一N阱之间，第三P+注入区跨接在所述第一N阱与所述第二P阱之间，所述第一P+注入区以及所述第一N+注入区均与阳极连接，所述第四P+注入区以及所述第四N+注入区均与阴极连接，所述第一N+注入区、所述第一P阱以及所述深N阱组成第一 NPN晶体管，所述第一N+注入区、所述第一P阱以及所述第二N+注入区组成第二NPN晶体管。
本发明提出的静电保护器件，由于第二NPN晶体管的基极和集电极与第一 NPN晶体管的基极短接，第一NPN晶体管与第二NPN晶体管的源极短接，因此对主通路的SCR结构产生钳位作用，可提高维持电压；此外，第二P+注入区与第三P+注入区跨接在N阱和P阱之间，使触发点由P阱-N阱结转移到P+注入区-N阱结，可降低触发电压；再者，第一NMOS晶体管与第二NMOS晶体管的栅极分别与阳极和阴极相连，在静电耦合作用下，可进一步降低触发电压；第二NPN晶体管和第四NPN晶体管的引入增加了静电泄放路径，提高器件的 ESD鲁棒性。
另外，本发明提出的静电保护器件，还可以具有如下附加的技术特征：
所述静电保护器件，其中，所述第二N+注入区与所述第二P+注入区相连，所述第三P+注入区与所述第三N+注入区相连。
所述静电保护器件，其中，所述第一N+注入区与第二N+注入区之间设有第一多晶硅栅，所述第二P+注入区与所述第三P+注入区之间设有第二多晶硅栅，所述第三N+注入区与所述第四N+注入区之间设有第三多晶硅栅。
所述静电保护器件，其中，所述第三多晶硅栅与阳极连接，所述第一多晶硅栅与阴极连接。
所述静电保护器件，其中，所述第一N+注入区与所述第二N+注入区之间形成第一NMOS晶体管，所述第二P+注入区与所述第三P+注入区之间形成第一PMOS晶体管，所述第三N+注入区与所述第四N+注入区之间形成第二NMOS 晶体管。
所述静电保护器件，其中，所述第一P阱、所述深N阱以及所述第二P阱组成第一PNP晶体管。
所述静电保护器件，其中，所述第三N+注入区、所述第二P阱以及所述第四N+注入区组成第三NPN晶体管。
所述静电保护器件，其中，所述第四N+注入区、所述第二P阱以及所述深 N阱组成第四NPN晶体管。
所述静电保护器件，其中，所述衬底为P型衬底。
附图说明
图1为现有技术中双向静电保护器件的剖面图；
图2为图1所示的双向静电保护器件的等效电路图；
图3为本发明一实施例提出的双向静电保护器件的剖面图；
图4为图3所示的双向静电保护器件的等效电路图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参阅图1与图2，对于现有的静电保护器件，在实际应用中，难以保证较高的维持电压，在一定程度上影响了实际应用。
为了解决这一技术问题，本发明提出一种静电保护器件，请参阅图3与图4，对于本发明提出的静电保护器件，包括衬底100，其中所述衬底100为P型衬底。
在衬底100内设有深N阱200，在深N阱200内从左到右依次设有第一P 阱300、第一N阱301以及第二P阱302。具体的，在上述的第一P阱300内从左到右依次设有第一P+注入区400、第一N+注入区401以及第二N+注入区402。在上述的第二P阱302内从左到右依次设有第三N+注入区405、第四N+注入区 406以及第四P+注入区407。
从图4中可以看出，第二P+注入区403跨接在上述的第一P阱300与第一 N阱301之间，第三P+注入区404跨接在上述的第一N阱301与第二P阱302 之间。此外，第一P+注入区400以及第一N+注入区401均与阳极连接，第四 P+注入区407以及第四N+注入区406均与阴极连接。上述的第二N+注入区402 与第二P+注入区403相连，第三P+注入区404与第三N+注入区405相连。
此外，从图4中还可以看出，在第一N+注入区401与第二N+注入区402 之间设有第一薄栅氧(图中未标号)及其覆盖的第一多晶硅栅500，所述第二 P+注入区403与所述第三P+注入区404之间设有第二薄栅氧(图中未标号)及其覆盖的第二多晶硅栅501，所述第三N+注入区405与所述第四N+注入区406 之间设有第三薄栅氧(图中未标号)及其覆盖的第三多晶硅栅502。上述的第三多晶硅栅502与阳极连接，第一多晶硅栅500与阴极连接。
对于本发明提出的静电保护器件，其中，上述的第一N+注入区401与第二 N+注入区402之间形成第一NMOS晶体管，第二P+注入区403与第三P+注入区404之间形成第一PMOS晶体管，第三N+注入区405与第四N+注入区406 之间形成第二NMOS晶体管。
此外，第一N+注入区401、第一P阱300以及深N阱200之间组成第一 NPN晶体管Qn1；第一N+注入区401、第一P阱300以及第二N+注入区402 之间组成第二NPN晶体管Qn2；第一P阱300、深N阱200以及第二P阱302 之间组成第一PNP晶体管Qp1；第三N+注入区405、第二P阱302以及第四 N+注入区406之间组成第三NPN晶体管Qn3；第四N+注入区406、第二P阱 302以及深N阱200之间组成第四NPN晶体管Qn4。
本发明提出的静电保护器件，由于第二NPN晶体管Qn2的基极和集电极与第一NPN晶体管Qn1的基极短接，第一NPN晶体管Qn1与第二NPN晶体管 Qn2的源极短接，因此对主通路的SCR结构产生钳位作用，可提高维持电压；此外，第二P+注入区403与第三P+注入区404跨接在N阱和P阱之间，使触发点由P阱-N阱结转移到P+注入区-N阱结，可降低触发电压；再者，第一NMOS 晶体管与第二NMOS晶体管的栅极分别与阳极和阴极相连，在静电耦合作用下，可进一步降低触发电压；第二NPN晶体管Qn2和第四NPN晶体管Qn4的引入增加了静电泄放路径，提高器件的ESD鲁棒性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的首选实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种静电保护器件，其特征在于，包括衬底、在所述衬底内设有深N阱，在所述深N阱内从左到右依次设有第一P阱、第一N阱以及第二P阱，所述第一P阱内从左到右依次设有第一P+注入区、第一N+注入区以及第二N+注入区，所述第二P阱内从左到右依次设有第三N+注入区、第四N+注入区以及第四P+注入区，第二P+注入区跨接在所述第一P阱与所述第一N阱之间，第三P+注入区跨接在所述第一N阱与所述第二P阱之间，所述第一P+注入区以及所述第一N+注入区均与阳极连接，所述第四P+注入区以及所述第四N+注入区均与阴极连接，所述第一N+注入区、所述第一P阱以及所述深N阱组成第一NPN晶体管，所述第一N+注入区、所述第一P阱以及所述第二N+注入区组成第二NPN晶体管。
2.根据权利要求1所述的静电保护器件，其特征在于，所述第二N+注入区与所述第二P+注入区相连，所述第三P+注入区与所述第三N+注入区相连。
3.根据权利要求2所述的静电保护器件，其特征在于，所述第一N+注入区与第二N+注入区之间设有第一多晶硅栅，所述第二P+注入区与所述第三P+注入区之间设有第二多晶硅栅，所述第三N+注入区与所述第四N+注入区之间设有第三多晶硅栅。
4.根据权利要求3所述的静电保护器件，其特征在于，所述第三多晶硅栅与阳极连接，所述第一多晶硅栅与阴极连接。
5.根据权利要求3所述的静电保护器件，其特征在于，所述第一N+注入区与所述第二N+注入区之间形成第一NMOS晶体管，所述第二P+注入区与所述第三P+注入区之间形成第一PMOS晶体管，所述第三N+注入区与所述第四N+注入区之间形成第二NMOS晶体管。
6.根据权利要求1所述的静电保护器件，其特征在于，所述第一P阱、所述深N阱以及所述第二P阱组成第一PNP晶体管。
7.根据权利要求6所述的静电保护器件，其特征在于，所述第三N+注入区、所述第二P阱以及所述第四N+注入区组成第三NPN晶体管。
8.根据权利要求7所述的静电保护器件，其特征在于，所述第四N+注入区、所述第二P阱以及所述深N阱组成第四NPN晶体管。
9.根据权利要求1所述的静电保护器件，其特征在于，所述衬底为P型衬底。
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