CN108649028B - 静电保护器件 - Google Patents
静电保护器件 Download PDFInfo
- Publication number
- CN108649028B CN108649028B CN201810496599.0A CN201810496599A CN108649028B CN 108649028 B CN108649028 B CN 108649028B CN 201810496599 A CN201810496599 A CN 201810496599A CN 108649028 B CN108649028 B CN 108649028B
- Authority
- CN
- China
- Prior art keywords
- region
- injection region
- well
- injection
- implant region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002347 injection Methods 0.000 claims abstract description 96
- 239000007924 injection Substances 0.000 claims abstract description 96
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000007943 implant Substances 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 6
- 238000002513 implantation Methods 0.000 description 38
- 230000015556 catabolic process Effects 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种静电保护器件，包括衬底、在衬底内设有深N阱，在深N阱内设有第一P阱、第二N+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第三N+注入区以及第二P阱，第一P阱内设有第一P+注入区以及第一N+注入区，第二P阱内设有第四N+注入区以及第五P+注入区，第三P+注入区与阳极相连，第一P+注入区和第五P+注入区均与阴极相连，第二多晶硅栅和第三多晶硅栅均与栅极相连。本发明提出的静电保护器件，可有效降低触发电压，提高静电泄放电流能力，满足高压功率集成电路的鲁棒性要求。
Description
技术领域
本发明涉及集成电路静电防护技术领域，特别是涉及一种静电保护器件。
背景技术
在集成电路的各个环节中，都有可能产生电荷的累积。在一定的条件下，电荷会发生转移，瞬间通过的大电流有可能超过器件的临界值而导致芯片烧毁。统计数据表明：静电放电(Electro Static Discharge,ESD)是集成电路失效的最主要原因，特别在功率集成电路中表现得更为突出。因此静电放电问题成为设计者最需关注的问题。
一般的，功率集成电路中的高压器件通常为LDMOS结构。LDMOS结构利用较长的漂移区来提高击穿电压，然而却带来了静电泄放能力弱的问题。为了解决静电泄放能力弱的问题，最常用的方法是在阳极区域增加一个P+注入区，这相当于在LDMOS中嵌入了SCR结构，可有效地增强高压器件的泄放电流能力。此种ESD触发机制为P阱与深N阱之间的PN结雪崩击穿，产生大量电子空穴对所形成。由于P阱和深N阱的浓度相对较低，耗尽宽度较大，导致该PN结的雪崩击穿电压较高。
然而，过高的触发电压限制了高压器件的安全工作区域，当触发电压超过器件的源漏击穿电压时，会造成器件烧毁，无法有效泄放电流。
发明内容
鉴于上述状况，本发明的目的是为了解决现有技术中，由于触发电压超过器件的源漏击穿电压，造成器件烧毁，无法有效泄放电流的问题。
本发明提出一种静电保护器件，其中，包括衬底、在所述衬底内设有深N阱，在所述深N阱内从左到右依次设有第一P阱、第二N+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第三N+注入区以及第二P阱，所述第一P阱内从左到右依次设有第一P+注入区以及第一N+注入区，所述第二P阱内从左到右依次设有第四N+注入区以及第五P+注入区，所述第一N+注入区与所述第二N+注入区之间设有第一多晶硅栅，所述第二P+注入区与所述第三P+注入区之间设有第二多晶硅栅，所述第三P+注入区与所述第四P+注入区之间设有第三多晶硅栅，所述第三N+注入区与所述第四N+注入区之间设有第四多晶硅栅，所述第三P+注入区与阳极相连，所述第一P+注入区和所述第五P+注入区均与阴极相连，所述第二多晶硅栅和所述第三多晶硅栅均与栅极相连。
本发明提出的静电保护器件，由于在第一N+注入区与第二N+注入区之间设置第一多晶硅栅，在第二P+注入区与第三P+注入区之间设置第二多晶硅栅，在第三P+注入区与第四P+注入区之间设置第三多晶硅栅，在第三N+注入区与第四N+注入区之间设置第四多晶硅栅，上述的第一多晶硅栅、第二多晶硅栅、第三多晶硅栅以及第四多晶硅栅组成环形的版图布局，与传统的内嵌SCR的LDMOS器件相比，相当于在与阳极相连的P+注入区中增加了环形栅结构，同时把阳极附近的N+注入区通过导线与阴极附近的N+注入区相连，因此在实际应用中可有效调整静电保护器件的触发电压，应用于不同的电源域中；此外，上述多个多晶硅栅组成的版图，可提高该静电保护器件单位面积的静电泄放电流能力，满足高压功率集成电路的鲁棒性要求。
另外，本发明提出的静电保护器件，还可以具有如下附加的技术特征：
所述静电保护器件，其中，所述第一N+注入区与所述第二N+注入区连接，所述第三N+注入区与所述第四N+注入区连接。
所述静电保护器件，其中，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅以及所述第四多晶硅栅的形状均为环形。
所述静电保护器件，其中，所述第一P+注入区与所述第一N+注入区组成第一二极管，所述第二P+注入区与所述第二N+注入区组成第二二极管，所述第四P+注入区与所述第三N+注入区组成第三二极管，所述第五P+注入区与所述第四N+注入区组成第四二极管。
所述静电保护器件，其中，所述第一N+注入区与所述第二N+注入区之间连接有一金属导线，以将所述第一二极管以及所述第二二极管相连，所述第三N+注入区与所述第四N+注入区之间连接有一金属导线，以将所述第三二极管与所述第四二极管相连。
所述静电保护器件，其中，在所述第二P+注入区与所述第三P+注入区之间，以及所述第三P+注入区与所述第四P+注入区之间均分别设有一PMOS器件。
所述静电保护器件，其中，所述第一N+注入区、所述第一P阱以及所述深N阱组成NPN型晶体管，所述第二P+注入区、所述深N阱以及第一P阱组成PNP型晶体管，所述第三P+注入区、所述深N阱以及所述第一P阱组成PNP型晶体管。
所述静电保护器件，其中，当有正脉冲出现在阳极时，存在三条静电泄放路径，第一条路径为所述第三P+注入区、所述第二P+注入区、所述第二N+注入区、所述第一N+注入区、所述第一P+注入区，第二条路径为所述第三P+注入区、所述深N阱、所述第一P阱、所述第一P+注入区，第三条路径为所述第三P+注入区、所述第二P+注入区、所述深N阱、所述第一P阱、所述第一P+注入区。
所述静电保护器件，其中，所述衬底为P型衬底。
附图说明
图1为本发明第一实施例提出的虚拟环栅的二极管触发高压静电保护器件的剖面图；
图2为本发明第一实施例提出的虚拟环栅的二极管触发高压静电保护器件的等效电路图；
图3为本发明第一实施例提出的虚拟环栅的二极管触发高压静电保护器件的版图示意图；
图4为本发明第二实施例提出的条形栅式的内嵌PMOS管的二极管触发高压静电保护器件的剖面图；
图5为本发明第二实施例提出的条形栅式的内嵌PMOS管的二极管触发高压静电保护器件的等效电路图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在现有技术中，过高的触发电压限制了高压器件的安全工作区域，当触发电压超过器件的源漏击穿电压时，会造成器件烧毁，无法有效泄放电流。
为了解决这一技术问题，本发明提出一种静电保护器件，请参阅图1至图3，对于本发明第一实施例提出的静电保护器件，包括衬底，在本实施例中，该衬底为P型衬底100，在该P型衬底100内设有深N阱200。
其中，在深N阱200内从左到右依次设有第一P阱300、第二N+注入区402、第二P+注入区403、第三P+注入区404、第四P+注入区405、第三N+注入区406以及第二P阱301。在第一P阱300内从左到右依次设有第一P+注入区400以及第一N+注入区401。在第二P阱301内从左到右依次设有第四N+注入区407以及第五P+注入区408。其中，第一N+注入区401与第二N+注入区402相连，第三N+注入区406与第四N+注入区407相连。
在本实施例中，在第一N+注入区401与第二N+注入区402之间设有第一多晶硅栅500，在第二P+注入区403与第三P+注入区404之间设有第二多晶硅栅501，在第三P+注入区404与第四P+注入区405之间设有第三多晶硅栅502，在第三N+注入区406与第四N+注入区407之间设有第四多晶硅栅503。第三P+注入区404与阳极相连，第一P+注入区400以及第五P+注入区408均与阴极相连，第二多晶硅栅501以及第三多晶硅栅502均与栅极相连。结合图3与图4可看出，上述的第一多晶硅栅500、第二多晶硅栅501、第三多晶硅栅502以及第四多晶硅栅503的形状均为环形。
第一N+注入区401与第一P+注入区400构成第一二极管，第二P+注入区403与第二N+注入区402构成第二二极管，第四P+注入区405与第三N+注入区406构成第三二极管，第四N+注入区407与第五P+注入区408构成第四二极管。其中，第一N+注入区401和第二N+注入区402之间连接有一金属导线，以将第一二极管与第二二极管相连。第三N+注入区406与第四N+注入区407连接有一金属导线，以将第三二极管与第四二极管相连。
在此还需要指出的是，在第二P+注入区403与第三P+注入区404之间、在第三P+注入区404与第四P+注入区405之间均分别设有一PMOS结构，在实际应用中，可通过调整栅极电压来改变串联二极管所在通路的电阻值。
第一N+注入区401、第一P阱300以及深N阱200构成第二NPN型晶体管Qn2，第三P+注入区404、深N阱200以及第一P阱300构成第一PNP型晶体管Qp1，第二P+注入区403、深N阱200以及第一P阱300构成第二PNP型晶体管Qp2。
当有正脉冲出现在阳极时，存在三条静电泄放路径：(1)第一条路径为：第三P+注入区404、第二P+注入区403、第二N+注入区402、第一N+注入区401、第一P+注入区400；(2)第二条路径为：第三P+注入区404、深N阱200、第一P阱300以及第一P+注入区400；(3)第三条路径为：第三P+注入区404、第二P+注入区403、深N阱200、第一P阱300以及第一P+注入区400。
本发明提出的静电保护器件，由于在第一N+注入区401与第二N+注入区402之间设置第一多晶硅栅500，在第二P+注入区403与第三P+注入区404之间设置第二多晶硅栅501，在第三P+注入区404与第四P+注入区405之间设置第三多晶硅栅502，在第三N+注入区406与第四N+注入区407之间设置第四多晶硅栅503，上述的第一多晶硅栅500、第二多晶硅栅501、第三多晶硅栅502以及第四多晶硅栅503组成环形的版图布局，与传统的内嵌SCR的LDMOS器件相比，相当于在与阳极相连的P+注入区中增加了环形栅结构，同时把阳极附近的N+注入区通过导线与阴极附近的N+注入区相连，因此在实际应用中可有效调整静电保护器件的触发电压，应用于不同的电源域中；此外，上述多个多晶硅栅组成的版图，可提高该静电保护器件单位面积的静电泄放电流能力，满足高压功率集成电路的鲁棒性要求。
请参阅图4与图5，对于本发明第二实施例提出的静电保护器件，其实施方式与上述第一实施例中的不同，本实施例中的静电保护器件，在传统的LDMOS基础上，在阳极左侧增加了一个PMOS管，同时将阴极附近的N+注入区和阳极附近的N+注入区相连，构成一个条形栅式的内嵌PMOS管的二极管触发高压静电保护器件。与上述第一实施例明显的区别在于，本实施例中所采用的多晶硅栅的形状为条形，在实际应用中，可通过调节PMOS管来调节该静电保护器件的触发电压，从而保证器件不因触发电压过高而被击穿，保证了正常应用。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种静电保护器件，其特征在于，包括衬底、在所述衬底内设有深N阱，在所述深N阱内从左到右依次设有第一P阱、第二N+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第三N+注入区以及第二P阱，所述第一P阱内从左到右依次设有第一P+注入区以及第一N+注入区，所述第二P阱内从左到右依次设有第四N+注入区以及第五P+注入区，所述第一N+注入区与所述第二N+注入区之间设有第一多晶硅栅，所述第二P+注入区与所述第三P+注入区之间设有第二多晶硅栅，所述第三P+注入区与所述第四P+注入区之间设有第三多晶硅栅，所述第三N+注入区与所述第四N+注入区之间设有第四多晶硅栅，所述第三P+注入区与阳极相连，所述第一P+注入区和所述第五P+注入区均与阴极相连，所述第二多晶硅栅和所述第三多晶硅栅均与栅极相连，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅以及所述第四多晶硅栅组成环形的版图布局，以使在与阳极相连的P+注入区中增加了环形栅结构，阳极附近的N+注入区通过导线与阴极附近的N+注入区相连。
2.根据权利要求1所述的静电保护器件，其特征在于，所述第一N+注入区与所述第二N+注入区连接，所述第三N+注入区与所述第四N+注入区连接。
3.根据权利要求2所述的静电保护器件，其特征在于，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅以及所述第四多晶硅栅的形状均为环形。
4.根据权利要求2所述的静电保护器件，其特征在于，所述第一P+注入区与所述第一N+注入区组成第一二极管，所述第二P+注入区与所述第二N+注入区组成第二二极管，所述第四P+注入区与所述第三N+注入区组成第三二极管，所述第五P+注入区与所述第四N+注入区组成第四二极管。
5.根据权利要求4所述的静电保护器件，其特征在于，所述第一N+注入区与所述第二N+注入区之间连接有一金属导线，以将所述第一二极管以及所述第二二极管相连，所述第三N+注入区与所述第四N+注入区之间连接有一金属导线，以将所述第三二极管与所述第四二极管相连。
6.根据权利要求5所述的静电保护器件，其特征在于，在所述第二P+注入区与所述第三P+注入区之间，以及所述第三P+注入区与所述第四P+注入区之间均分别设有一PMOS器件。
7.根据权利要求2所述的静电保护器件，其特征在于，所述第一N+注入区、所述第一P阱以及所述深N阱组成NPN型晶体管，所述第二P+注入区、所述深N阱以及第一P阱组成PNP型晶体管，所述第三P+注入区、所述深N阱以及所述第一P阱组成PNP型晶体管。
8.根据权利要求2所述的静电保护器件，其特征在于，当有正脉冲出现在阳极时，存在三条静电泄放路径，第一条路径为所述第三P+注入区、所述第二P+注入区、所述第二N+注入区、所述第一N+注入区、所述第一P+注入区，第二条路径为所述第三P+注入区、所述深N阱、所述第一P阱、所述第一P+注入区，第三条路径为所述第三P+注入区、所述第二P+注入区、所述深N阱、所述第一P阱、所述第一P+注入区。
9.根据权利要求1所述的静电保护器件，其特征在于，所述衬底为P型衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810496599.0A CN108649028B (zh) | 2018-05-22 | 2018-05-22 | 静电保护器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810496599.0A CN108649028B (zh) | 2018-05-22 | 2018-05-22 | 静电保护器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108649028A CN108649028A (zh) | 2018-10-12 |
| CN108649028B true CN108649028B (zh) | 2020-06-30 |
Family
ID=63757454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810496599.0A Active CN108649028B (zh) | 2018-05-22 | 2018-05-22 | 静电保护器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108649028B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109244070B (zh) * | 2018-09-25 | 2020-12-22 | 嘉兴市晨阳箱包有限公司 | 一种电压抑制器及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104124243A (zh) * | 2014-08-07 | 2014-10-29 | 杨变霞 | 一种用于esd防护的具有强抗闩锁能力的scr_pnp结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850397B2 (en) * | 2000-11-06 | 2005-02-01 | Sarnoff Corporation | Silicon controlled rectifier electrostatic discharge protection device for power supply lines with powerdown mode of operation |
| CN101771077B (zh) * | 2008-12-30 | 2015-01-07 | 世界先进积体电路股份有限公司 | 具静电放电保护的水平扩散金属氧化物半导体晶体管元件 |
| CN102522404B (zh) * | 2011-12-30 | 2013-09-18 | 无锡新硅微电子有限公司 | 低触发电压的双向scr esd保护电路 |
| CN105742281B (zh) * | 2016-03-30 | 2018-06-12 | 南京邮电大学 | 一种pn结辅助触发scr-ldmos结构的高压esd保护器件 |
| CN107591401B (zh) * | 2017-09-04 | 2019-11-05 | 电子科技大学 | 一种用于高压esd保护的ldmos-scr器件 |
-
2018
- 2018-05-22 CN CN201810496599.0A patent/CN108649028B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104124243A (zh) * | 2014-08-07 | 2014-10-29 | 杨变霞 | 一种用于esd防护的具有强抗闩锁能力的scr_pnp结构 |
Non-Patent Citations (1)
| Title |
|---|
| LDMOS-SCR ESD器件漂移区长度对器件性能的影响;鄢永明,曾云,夏宇,张国梁;《固体电子学研究与进展》;20151231;第35卷(第6期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108649028A (zh) | 2018-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7755870B2 (en) | Semiconductor integrated circuit device | |
| EP2630658B1 (en) | Scr apparatus and method for adjusting the sustaining voltage | |
| US9343458B2 (en) | Isolation structure for ESD device | |
| EP3107122B1 (en) | An electrostatic discharge protection device | |
| CN108807372B (zh) | 一种低压触发高维持电压可控硅整流器静电释放器件 | |
| CN105655325A (zh) | 静电放电保护电路、结构及其制造方法 | |
| US11239229B2 (en) | Self-biased bidirectional ESD protection circuit | |
| CN113540070B (zh) | 静电保护电路 | |
| CN108899313B (zh) | 静电保护器件 | |
| CN109994466B (zh) | 一种低触发高维持可控硅静电防护器件 | |
| CN109411468B (zh) | 可控硅静电保护器件 | |
| CN108649028B (zh) | 静电保护器件 | |
| US20060249792A1 (en) | Electrostatic discharge protection circuit and integrated circuit having the same | |
| CN108899314B (zh) | 静电保护器件 | |
| CN109300895B (zh) | Ldmos-scr结构的esd保护器件 | |
| CN109768041B (zh) | 一种基于scr的高维持电压esd器件 | |
| JP6405986B2 (ja) | 静電気保護回路及び半導体集積回路装置 | |
| CN108807370B (zh) | 静电保护器件 | |
| TWI482259B (zh) | 具有元件充電模式靜電放電防護之積體電路 | |
| CN108735732B (zh) | Ldmos静电保护器件 | |
| CN108735733B (zh) | 可控硅静电保护器件 | |
| CN108780794B (zh) | 一种静电放电防护电路 | |
| CN108899315B (zh) | 多叉指静电保护器件 | |
| KR101488566B1 (ko) | Ｅｓｄ 보호회로 | |
| CN109979929B (zh) | 一种高压静电放电钳位保护元件及集成电路芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |