TWI482259B - 具有元件充電模式靜電放電防護之積體電路 - Google Patents

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Description

具有元件充電模式靜電放電防護之積體電路
本發明係關於一種具有元件充電模式靜電放電防護之積體電路。
在三維堆疊晶片中，可藉由各基底上之電路的金屬導線以將各堆疊之基底相互連接，因此當此堆疊晶片遭受到元件充電模式靜電放電事件時，各堆疊層基底之累積電荷將可快速透過連接各基底上之電路的金屬導線匯流而釋放。
然而，當元件充電模式靜電放電事件發生時，累積於各堆疊層之電荷將同時流動而產生一瞬間大電流。
如圖1所示，波型11係為一內部電路之累積電荷之放電電流波型，波型13係為各堆疊層之內部電路之累積電荷於同一時間釋放之放電電流波型之總和，其元件充電模式靜電放電電流將匯流集中於某個時間點上，形成高電流峰值且釋放時間短之放電行為。
為了減少該瞬間大電流對於輸入/輸出電路中之元件受元件充電模式靜電放電之傷害，在三維堆疊晶片中，希望能有一種減少上述該瞬間大電流傷害之保護機制。
本揭露之一實施例揭示一種具有元件充電模式靜電放電防護之積體電路，包含一輸入/輸出電路以及至少一靜電放電防護裝置，經配置以耦接於該輸入/輸出電路之至少一接地 電位及至少一內部電路之一接地電位之間。
本揭露之另一實施例揭示一種具有元件充電模式靜電放電防護之積體電路，包含一輸入/輸出電路、至少一靜電放電防護裝置以及至少一穿透矽通孔。
其中每一該至少一穿透矽通孔耦接於該輸入/輸出電路之一接地端及一該至少一靜電放電防護裝置之間，每一該至少一靜電放電防護裝置經配置以耦接於一該至少一穿透矽通孔與一該至少一內部電路之一接地端之間。
本揭露之再一實施例揭示一種元件充電模式靜電放電防護裝置之積體電路，包含一具有一第一端、一第二端及一第三端之第一電路，其中該第一電路之該第一端耦接於一電源，該第一電路之該第二端耦接於一輸入/輸出電路之一第一接地電位或一內部電路及該第一電路之該第三端耦接於另一內部電路之一第二接地電位，一具有一第一端、一第二端及一第三端之第二電路，其中該第二電路之該第一端耦接於該電源，該第二電路之該第二端耦接於該第二接地電位及該第二電路之該第三端耦接於該第一接地電位以及一具有一第一端、一第二端及一第三端之第三電路，其中該第三電路之該第三端耦接於該電源，該第三電路之該第二端耦接於該第二接地電位及該第三電路之該第一端耦接於該第一接地電位。
本揭露之再一實施例揭示一種元件充電模式靜電放電防護裝置之積體電路，包含一基板、至少一第一電晶體及一 具有第二型摻雜之第一摻雜區。
該至少一第一電晶體係位於該基板中，其中該電晶體包含一具有第一型摻雜之第一摻雜區及一具有該第一型摻雜之第二摻雜區，其中該具有第一型摻雜之第一摻雜區及該具有該第一型摻雜之第二摻雜區之一係電性連接於一輸入/輸出電路之一第一接地端或一內部電路及另一具有該第一型摻雜之第一摻雜區係電性連接於另一內部電路之一第二接地端。
該具有第二型摻雜之第一摻雜區，其位於該基板中，其中該具有第二型摻雜之第一摻雜區係電性連接於該第一接地端或該第二接地端之一。
其中於該積體電路正常操作模式時，該至少一第一電晶體係處於導通的狀態以及其中於元件充電模式靜電放電事件發生時，該至少一第一電晶體係處於關閉的狀態並提供一寄生雙向導通之傳導路徑以釋放累積電荷。
上文已經概略地敍述本揭露之技術特徵，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵將描述於下文。本揭露所屬技術領域中具有通常知識者應可瞭解，下文揭示之概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應可瞭解，這類等效的建構並無法脫離後附之申請專利範圍所提出之本揭露的精神和範圍。
本揭露提供一種具有元件充電模式靜電放電防護之積體電路以將累積電荷逐步地進行釋放。
圖2係為本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路的靜電放電電流波型示意圖。
如圖2所示，波型11係各為一內部電路之累積電荷之放電電流波型，波型13係為各內部電路之累積電荷於同一時間釋放之放電電流波型之總和，而波型21則為具有元件充電模式靜電放電防護之積體電路的靜電放電電流波型。
如波型21所示，該具有元件充電模式靜電放電防護之積體電路於元件充電模式靜電放電事件發生時，可降低放電電流之峰值並延長釋放時間，以避免過大的電流對一輸入/輸出電路造成傷害。
圖3係本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路30的示意圖。如圖3所示，該具有元件充電模式靜電放電防護之積體電路30包含一輸入/輸出電路38、一元件充電模式靜電放電防護裝置(或稱CDM Gating)31及一內部電路39。該輸入/輸出電路38係用以傳輸一墊片(Pad)與該積體電路30之一內部電路間之訊號，並可包含靜電放電箝制電路(未標示)以抑制該積體電路30之靜電放電。
該輸入/輸出電路38可以其他形式呈現而不為本發明之實施例所限。該元件充電模式靜電放電防護裝置31係耦接於 該輸入/輸出電路38之一第一接地端(例：一第一參考電壓或一接地電位VSS或VSSIO)與一第二接地端(例：第二參考電壓或該內部電路39之一接地電位)之間。
該元件充電模式靜電放電防護裝置31包含一閘道式電路，其中該閘道式電路於該積體電路30正常操作模式時，係為一具有低阻值之導通路徑。該導通路徑之阻值取決於內部電路之電流需求。
例如內部電路之電流需求為100mA，且允許消耗於閘道式電路之跨壓為10mV時，可推得該阻值為0.1歐姆，藉此可以反推閘道式電路之元件尺寸設計大小，此為一實施例，但不以此為限。
而於元件充電模式靜電放電事件發生時，該閘道式電路具有一導通電壓。該導通電壓值需小於內部元件之閘極崩潰電壓或接面崩潰電壓，當該閘道式電路之兩端跨壓超過該導通電壓時，累積於內部電路之靜電電荷可以透過該閘道式電路進行釋放。
例如內部元件之閘極崩潰電壓為3V時，其導通電壓之設計最大值需小於3V電壓，若以二極體為導通路俓之元件，其導通電壓即為0.7V，但不以此為限。
此時，該元件充電模式靜電放電防護裝置31係為一雙向導通之電荷傳導路徑，經配置以將該內部電路39之累積電荷逐步地釋放至該輸入/輸出電路38，以減少累積電荷大量流出該內部電路39時對於該輸入/輸出電路38造成過大之電流衝 擊。
由於該元件充電模式之累積靜電電荷之極性包含正的或負的極性，透過雙向導通之傳導路徑皆可逐步地釋放。該元件充電模式靜電放電防護裝置31將詳述於圖7至圖9的段落。
圖4係本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路40的示意圖。如圖4所示，該具有元件充電模式靜電放電防護之積體電路40包含一第一內部電路49-1、一第一元件充電模式靜電放電防護裝置(CDM Gating)41、一第二內部電路49-2、至少一第二元件充電模式靜電放電防護裝置42以及該輸入/輸出電路38。
其中該第一元件充電模式靜電放電防護裝置41，係如圖3所示之該元件充電模式靜電放電防護裝置31耦接於該輸入/輸出電路38之一第一接地端(例：一第一參考電壓或一接地電位VSS或VSSIO)與一第二接地端(例：第二參考電壓或該第一內部電路49-1之一接地電位)之間。
另，該第二元件充電模式靜電放電防護裝置42係耦接於該第一內部電路49-1之該接地電位與該第二內部電路49-2之一接地電位。
另，每一該第一元件充電模式靜電放電防護裝置41及該第二元件充電模式靜電放電防護裝置42係類似於圖3所示之該元件充電模式靜電放電防護裝置31。
該第一元件充電模式靜電放電防護裝置31及該第二元 件充電模式靜電放電防護裝置37各包含一閘道式電路，該閘道式電路於該積體電路30正常操作模式時，係為一具有低阻值之導通路徑，以利電流之傳導，其中該低阻值之導通路徑之阻值取決於內部電路之電流需求。
例如內部電路之電流需求為100mA，且允許消耗於閘道式電路之跨壓為10mV時，可推得該阻值為0.1歐姆，藉此可以反推閘道式電路之元件尺寸設計大小，此為一實施例，但不以此為限。
而於元件充電模式靜電放電事件發生時，該閘道式電路具有一導通電壓。該導通電壓值需小於內部元件之閘極崩潰電壓或接面崩潰電壓，當該閘道式電路之兩端跨壓超過該導通電壓時，累積於內部電路之靜電電荷可以透過該閘道式電路進行釋放。
例如內部元件之閘極崩潰電壓為3V時，其導通電壓之設計最大值需小於3V電壓，若以二極體為導通路俓之元件，其導通電壓即為0.7V，但不以此為限。
此時，該第一元件充電模式靜電放電防護裝置31及該第二元件充電模式靜電放電防護裝置37係為一雙向導通之電荷傳導路徑，經配置以將該內部電路之累積電荷逐步地釋放至該輸入/輸出電路33，以減少累積電荷大量流出該內部電路35時對於該輸入/輸出電路33造成過大之電流衝擊。
由於該元件充電模式之累積靜電電荷之極性包含正的或負的極性，透過雙向導通之傳導路徑皆可逐步地釋放。
圖5係本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路50的示意圖。相較於圖4所示之該積體電路40，圖5所示之該積體電路50於其他堆疊層中另包含其它的元件充電模式靜電放電防護裝置及內部電路。
特別的是，該積體電路50包含數個堆疊層46、561、562、661及662，且該積體電路50另包含數個穿透矽通孔，而每一穿透矽通孔係耦接於兩相連之堆疊層之間。
於本實施例中，以五個堆疊層及四個穿透矽通孔為示例。然而，該些堆疊層及該些穿透矽通孔僅為示例，於其他實施例中，堆疊層及穿透矽通孔之數量可多於或少於本示例。
另，為方便解釋本實施例，垂直耦接於該堆疊層561及562之間的穿透矽通孔58-1及垂直耦接於該堆疊層661及662之間的穿透矽通孔58-2係以橫向來表示。
每一堆疊層46、561、562、661及662係包含至少一級堆疊層。於本實施例中，該堆疊層46包含第一級堆疊層46-1及第二級堆疊層46-2。該第一級堆疊層46-1更包含該第一元件充電模式靜電放電防護裝置41及該第一內部電路49-1，且該第二級堆疊層46-2另包含該第二元件充電模式靜電放電防護裝置42及該第二內部電路49-2。
另，該堆疊層561包含一級堆疊層56-1且該堆疊層562包含一級堆疊層56-2。該級堆疊層56-1更包含一第一元件充電模式靜電放電防護裝置51及一第一內部電路59-1，且該級堆疊層56-2更包含一第二元件充電模式靜電放電防護裝置52及 一第二內部電路59-2。
該堆疊層561之該級堆疊層56-1之該第一元件充電模式靜電放電防護裝置51係藉由一穿透矽通孔53-1耦接於該輸入/輸出電路38之一第一接地端(例：一第一參考電壓或一接地電位VSS或VSSIO)與該第一內部電路59-1之一接地端(例：第二參考電壓或該第一內部電路59-1之一接地電位)之間。
另，該堆疊層562之該級堆疊層56-2之該第二元件充電模式靜電放電防護裝置52係藉由該穿透矽通孔58-1耦接於該第一內部電路59-1之該接地電位及該第二內部電路59-2之一接地電位之間。
同樣地，該堆疊層661包含一級堆疊層66-1且該堆疊層662包含一級堆疊層66-2。該級堆疊層66-1更包含一第一元件充電模式靜電放電防護裝置61及一第一內部電路69-1，且該級堆疊層66-2更包含一第二元件充電模式靜電放電防護裝置62及一第二內部電路69-2。
該堆疊層661之該級堆疊層66-1之該第一元件充電模式靜電放電防護裝置61係藉由一穿透矽通孔53-2耦接於該輸入/輸出電路38之一第一接地端(例：一第一參考電壓或一接地電位VSS或VSSIO)與該第一內部電路69-1之一接地端(例：第二參考電壓或該第一內部電路69-1之一接地電位)之間
另，該堆疊層662之該級堆疊層66-2之該第二元件充電模式靜電放電防護裝置62係藉由該穿透矽通孔58-2耦接於該第 一內部電路69-1之該接地電位與該第二內部電路69-2之一接地電位之間。
圖5-1係本揭露一實施例之另一具有元件充電模式靜電放電防護之積體電路50-1的示意圖。相較於圖5所示之該積體電路50，該積體電路50-1不具有該堆疊層46之該第二級堆疊層46-2及該第一級堆疊層46-1。
圖5-2係本揭露一實施例之另一具有元件充電模式靜電放電防護之積體電路50-2的示意圖。相較於圖5-1所示之該積體電路50-1，該積體電路50-2之該穿透矽通孔53-1係耦接於VSSIO。圖5、圖5-1及圖5-2所示之實施例係為至少一穿透矽通孔耦接於該輸入/輸出電路之至少一接地端之一接地端與該至少一充電模式靜電放電防護裝置。
圖6係本揭露一實施例之一種元件充電模式靜電放電防護之積體電路60的示意圖。相較於圖5所示之該積體電路50，該元件充電模式靜電放電防護之積體電路60另包含該穿透矽通孔53-2之另一種連接方式。
如圖6所示，該穿透矽通孔53-2係連接於該穿透矽通孔58-1之一端。於一實施例中，該穿透矽通孔53-2係耦接於該穿透矽通孔58-1之一第一端58a，另，該第一端58a係靠近該第一內部電路59-1。因此，該堆疊層561係藉由該穿透矽通孔58-1耦接該堆疊層562及藉由該穿透矽通孔53-2耦接於該堆疊層661。
於另一實施例中，該穿透矽通孔53-2係耦接於該穿透矽 通孔58-1之一第二端點58b，其中該第二端點58b係靠近該第二元件充電模式靜電放電防護裝置52。因此，該堆疊層561係藉由該穿透矽通孔58-1耦接該堆疊層562及藉由該穿透矽通孔58-1及53-2耦接於該堆疊層661。
圖7係本揭露一實施例之一種元件充電模式靜電放電防護裝置之積體電路70示意圖。如圖7所示，該元件充電模式靜電放電防護裝置70包含一第一電路71、一第二電路72及一第三電路73。
該第一電路71之一第一端71-1經配置以耦接於一電源，一第二端71-2經配置以耦接於一第一接地端(例：一第一參考電壓)，一第三端71-3經配置以耦接於一第二接地端(例：一第二參考電壓)。該第一接地端包含一輸入/輸出電路之一接地電位或一內部電路。該第二接地端包含另一內部電路之一接地電位。
該第二電路72之一第一端72-1經配置以耦接於該電源，一第二端72-2經配置以耦接於該第二接地端，一第三端72-3經配置以耦接於該第一接地端。
該第三電路73之一第三端73-3經配置以耦接於該電源，一第二端73-2經配置以耦接於該第二接地端，一第一端73-1經配置以耦接於該第一接地端。
其中該第三電路73係為一閘道式電路，於該積體電路70正常操作模式時，具有一低阻值之導通路徑，經配置以利電流之傳導。
而於元件充電模式靜電放電事件發生時，該第三電路73具有一導通電壓。該導通電壓需小於內部元件之閘極崩潰電壓或接面崩潰電壓，當該閘道式電路之兩端跨壓超過該導通電壓時，累積於內部電路之靜電電荷可以透過該閘道式電路進行釋放。
例如內部元件之閘極崩潰電壓為3V時，其導通電壓之設計最大值需小於3V電壓，若以二極體為導通路徑之元件，其導通電壓即為0.7V，但不以此為限。
於此一實施例中，該第三電路73係為一雙向導通之傳導路徑，當該第三電路73之該第一端73-1與該第三電路73之該第二端73-2之兩端跨壓超過該導通電壓時，靜電電荷可以透過該第三電路73進行釋放至該輸入/輸出電路或其他內部電路。
另，由於該第三電路73具有一導通電壓，藉此以延遲釋放該累積電荷，以舒緩過大之電流所造成之衝擊。
其中，於一實施例中，於該積體電路元件充電模式靜電放電事件發生時，該第一電路71為一導通狀態，該第二電路72為一關閉狀態，以使該第三電路73之該第一端73-1及該第三端73-3為等電位或該第一電路71為一關閉狀態及該第二電路72為一導通狀態，以使該第三電路73之該第二端73-2及該第三端73-3為等電位。
圖8係本揭露一實施例之一種元件充電模式靜電放電防護裝置之積體電路80的示意圖。如圖8所示，該元件充電模 式靜電放電防護裝置之積體電路80包含一第一電晶體81、一第二電晶體82、第三電晶體83-1、83-2及一電阻89。
該第一電晶體81之一汲極端係藉由該電阻89耦接於一電源，一閘極端係耦接於一輸入/輸出電路(未繪出)之一第一接地端及一內部電路之一第二接地端。
該第二電晶體82包含一汲極端、一源極端及一閘極端。該汲極端係藉由該電阻89耦接於該電源。該源極端係耦接於該第一接地端，該閘極端係耦接於該第二接地端。
該第三電晶體83-1包含一汲極端、一源極端及一閘極端。該閘極端係藉由該電阻89耦接於該電源。該汲極端係耦接於該第一接地端，該源極端係耦接於該第二接地端。
另一第三電晶體83-2包含一汲極端、一源極端及一閘極端。該閘極端係藉由該電阻89耦接於該電源。該源極端係耦接於該第一接地端，該汲極端係耦接於該第二接地端。
每一該些電晶體81、82、83-1及83-2皆包含一N型金氧半場效(NMOS)電晶體。另，每一該些第三電晶體83-1及83-2各包含一寄生二極體，其中該寄生二極體具有一導通電壓，其中該導通電壓之電壓範圍係為0.6V~0.7V，但不以此為限。
該導通電壓小於該些第三電晶體83-1及83-2之閘極崩潰電壓或接面崩潰電壓。當該第三電晶體83-1(83-2)之該汲極(源極)端與該源極(汲極)端之兩端跨壓超過該導通電壓時，累積於內部電路之靜電電荷可以透過該些第三電晶體 83-1及83-2之一以進行釋放。
於正常操作模式時，該第一電晶體81及該第二電晶體82係為關閉的狀態，該些第三電晶體83-1及83-2係為導通的狀態，此時該元件充電模式靜電放電防護裝置80係為一具有低阻值的導通路徑，其位於該第一接地端及該第二接地端之間。
而於元件充電模式靜電放電事件發生時，該些第三電晶體83-1及83-2皆為關閉的狀態。因此，該內部電路之累積電荷係經由該些第三電晶體83-1及83-2之該寄生二極體以釋放至該輸入/輸出電路。該寄生二極體具有一導通電壓，其中該導通電壓之電壓範圍係為0.6V~0.7V，但不以此為限。
因此，當第一接地端與第二接地端之間之電位差等同於或大於該導通電壓，該累積電荷將經由該寄生二極體釋放。
圖9係本揭露一實施例之一種元件充電模式靜電放電防護裝置之積體電路90的示意圖。相較於圖8，元件充電模式靜電放電防護裝置之積體電路90之該些電晶體91、92、93-1及93-2各包含一P型金氧半場效(PMOS)電晶體。
圖7所示之該第三電路73係包含圖8示例之該些第三電晶體83-1及83-2，另，圖7所示之該第三電路73亦包含圖9示例之該些第三電晶體93-1及93-2。
上述該些電晶體另可採下述圖10~圖18揭露之半導體結構實施例。
圖10係本揭露一實施例之一種元件充電模式靜電放電 防護裝置之半導體結構101的剖面示意圖。如圖10所示，該半導體結構101包含一基板150、一金氧半場效電晶體結構110及一重摻雜區141。
該基板150包含一矽基板，其具有微量p型摻雜。
該金氧半場效電晶體結構110包含一閘極區113、一第一重摻雜區111以及一第二重摻雜區112。每一該第一重摻雜區111與該第二重摻雜區112具有一第一型摻雜，例如是n型摻雜。
另，該第一重摻雜區111與該第二重摻雜區112視其所接電源而定，可做為該金氧半場效電晶體結構110之源極或汲極。
該重摻雜區141則具有一第二型摻雜，例如是p型摻雜。該重摻雜區141係藉由一隔絕結構(例：淺溝渠隔離(Shallow trench isolation,STI))電性隔絕。該第二n型摻雜區112及該p型摻雜區141皆電性連接於一接地端，例：一內部電路之一參考電壓或一接地電位。該第一n型摻雜區111電性連接於一接地端，例：一輸入/輸出電路之一參考電壓或一接地電位。
於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該第一n型摻雜區111、該基板150、該第二n型摻雜區112及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
另，該輸入/輸出電路、該第一n型摻雜區111、該基板150、該p型摻雜區141及該內部電路形成另一電性傳導路徑以讓 靜電放電電流從該內部電路流至該輸入/輸出電路。
圖11係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構102的剖面示意圖，相較於圖10，該半導體結構102之一金氧半場效電晶體結構120之一第一n型摻雜區121係電性連接於一p型摻雜區142及一輸入/輸出電路，而該第二n型摻雜區122則電性連接於一內部電路。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該第一n型摻雜區121、該基板150、該第二n型摻雜區122及該內部電路形成一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
另，該輸入/輸出電路、該p型摻雜區142、該基板150、該第二n型摻雜區122及該內部電路形成另一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
圖12係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構201的剖面示意圖。如圖12所示，該半導體結構201包含一半導體井區，例：一N井區251，該半導體井區係位於該基板150中。一金氧半場效電晶體結構210，其位於該N井區251中。
該金氧半場效電晶體結構210包含一閘極區213、一第一p型摻雜區211以及一第二p型摻雜區212。
該第二p型摻雜區212係電性連接於該n型摻雜區241及一內部電路。該第一p型摻雜區211係電性連接於一輸入/輸出電路。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該第一p型摻雜區211、該N井區251、該第二p型摻雜區212及該內部電路形成一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
另，該輸入/輸出電路、該第一p型摻雜區211、該N井區251、該n型摻雜區241及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
圖13係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構202的剖面示意圖。相較於圖12，在本揭露一實施例中，該半導體結構202之一N井區252之一金氧半場效電晶體結構220之該第一p型摻雜區221係電性連接於一n型摻雜區242及一輸入/輸出電路，另，一第二p型摻雜區222係電性連接於一內部電路。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該第一p型摻雜區221、該N井區252、該第二p型摻雜區222及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
另，該輸入/輸出電路、該n型摻雜區242、該N井區252、該第二p型摻雜區222及該內部電路形成另一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
圖14係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構300的剖面示意圖。
如圖14所示，該半導體結構300包含一第一次結構301及 一第二次結構302。相較於圖10所示之該半導體結構101，該第一次結構301之該p型摻雜區141係部分形成於一第一井區，例：一第一N型井區351。同樣地，相較於圖11所示之該半導體結構102，該第二次結構302之該p型摻雜區142係部分形成於一第二井區，例：一第二N型井區352。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該p型摻雜區142、該基板150、該金氧半場效電晶體結構120之該第二n型摻雜區122及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
另，該輸入/輸出電路、該金氧半場效電晶體結構110之該第一n型摻雜區111、該基板150、該p型摻雜區141及該內部電路形成另一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
圖15係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構400的剖面示意圖。
如圖15所示，該半導體結構400包含一第一次結構401及一第二次結構402。相較於圖10所示之該半導體結構101，該第一次結構401包含一第一二極體結構471，其更包含一第三n型摻雜區481，該第三n型摻雜區481係位於一第一N型井區451內。該第一次結構401另包含一p型摻雜區482，其係部分位於該第一N型井區451中且藉由淺溝渠隔離(STI)與該第三n型摻雜區481隔離。
該第一二極體結構471之該第三n型摻雜區481係電性連接於該p型摻雜區141。另，該第一二極體結構471之該p型摻雜區482係電性連接於該金氧半場效電晶體結構110之該第二n型摻雜區112，同時亦連接於該內部電路。
相較於圖11所示之該半導體結構102，該第二次結構402包含一第二二極體結構472，其更包含一第三n型摻雜區491，該第三n型摻雜區491係位於一第二N型井區452內。該第二次結構402另包含一p型摻雜區492，其係部分位於該第二N型井區452中且藉由淺溝渠隔離(STI)與該第三n型摻雜區491隔離。
該第二二極體結構472之該第三n型摻雜區491係電性連接於該p型摻雜區142。另，該第二二極體結構472之該p型摻雜區492係電性連接於該金氧半場效電晶體結構120之該第一n型摻雜區121，同時亦連接於該輸入/輸出電路。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該p型摻雜區492、該第二N型井區452、該第三n型摻雜區491、該p型摻雜區142、該基板150、該金氧半場效電晶體結構120之該第二n型摻雜區122及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
另，該輸入/輸出電路、該金氧半場效電晶體結構110之之該第一n型摻雜區111、該基板150、該p型摻雜區141、該第三n型摻雜區481、該第一N型井區451、該p型摻雜區482 及該內部電路形成另一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
圖16係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體500結構的剖面示意圖。
如圖16所示，該半導體結構500包含一第一次結構501及一第二次結構502。該第一次結構501係類似於圖12所示之該半導體結構201。另，該第二次結構502係類似於圖13所示之該半導體結構202。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該金氧半場效電晶體結構210之該第一p型摻雜區211、該第一N型井區251、該n型摻雜區241及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
另，該輸入/輸出電路、該n型摻雜區242、該第二N型井區252、該金氧半場效電晶體結構220之該第二p型摻雜區222及該內部電路形成另一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
圖17係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構601的剖面示意圖。
如圖17所示，相較於圖12所示之位於該N型井區之該金氧半場效電晶體結構210，該半導體結構601包含一第一二極體631及一第二二極體632。
該第一二極體631具有一陽極及一陰極，該第一二極體 631之該陽極係電性連接於該第一p型摻雜區211及一輸入/輸出電路，該第一二極體631之該陰極係電性連接於該第二p型摻雜區212及一內部電路。
該第二二極體632亦具有一陽極及一陰極，該第二二極體632之該陽極係電性連接於該第二p型摻雜區212及該內部電路，該第二二極體632之該陰極係電性連接於該第一p型摻雜區211及該輸入/輸出電路。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該第一二極體631及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
另，該輸入/輸出電路、該第二二極體632及該內部電路形成另一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
於此一實施例中，每一電性傳導路徑僅具有一二極體631或632。然而，於其他實施例中，該第一二極體631係可以一或多個二極體串聯的方式呈現。
另，該第二二極體632係亦可以一或多個二極體串聯的方式呈現。
圖18係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構602的剖面示意圖。如圖18所示，相較於圖10所示之位於該N型井區之該金氧半場效電晶體結構110，該半導體結構602包含一第一二極體681及一第二二極體682。
該半導體結構602更包含一井區，例：一深N型井區650，該深N型井區650係位於該金氧半場效電晶體結構110、N型井區651及652及部分淺溝渠隔離(STI)之下。
該第一二極體681具有一陽極及一陰極，該第一二極體681之該陽極係電性連接於該第一n型摻雜區111及一輸入/輸出電路，該第一二極體681之該陰極係電性連接於該第二n型摻雜區112及一內部電路。
該第二二極體682具有一陽極及一陰極，該第二二極體682之該陽極係電性連接於該第二n型摻雜區112及該內部電路，該第二二極體682之該陰極係電性連接於該第一n型摻雜區111及該輸入/輸出電路。
因此，於元件充電模式靜電放電事件發生時，該輸入/輸出電路、該第一二極體681及該內部電路形成一電性傳導路徑以讓靜電放電電流從該輸入/輸出電路流至該內部電路。
另，該輸入/輸出電路、該第二二極體682及該內部電路形成另一電性傳導路徑以讓靜電放電電流從該內部電路流至該輸入/輸出電路。
於此一實施例中，每一電性傳導路徑僅具有一二極體681或682。然而，於其他實施例中，該第一二極體681係可以一或多個二極體串聯的方式呈現。
另，該第二二極體682係亦可以一或多個二極體串聯的方式呈現。
本揭露之技術內容及技術特點已揭示如上，然而本揭露 所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本揭露精神和範圍內，本揭露之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本揭露所屬技術領域中具有通常知識者應瞭解，基於本揭露教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本揭露。因此，以下之申請專利範圍係用以涵蓋用以此類製程、機台、製造、物質之成份、裝置、方法或步驟。
11‧‧‧波型
13‧‧‧波型
21‧‧‧波型
30‧‧‧具有元件充電模式靜電放電防護之積體電路
30‧‧‧具有元件充電模式靜電放電防護之積體電路
31‧‧‧元件充電模式靜電放電防護裝置
38‧‧‧輸入/輸出電路
39‧‧‧內部電路
31‧‧‧元件充電模式靜電放電防護裝置
40‧‧‧具有元件充電模式靜電放電防護之積體電路
41‧‧‧元件充電模式靜電放電防護裝置
42‧‧‧元件充電模式靜電放電防護裝置
46‧‧‧堆疊層
46-1‧‧‧第一級堆疊層
46-2‧‧‧第二級堆疊層
49-1‧‧‧第一內部電路
49-2‧‧‧第二內部電路
50‧‧‧具有元件充電模式靜電放電防護之積體電路
50-1‧‧‧具有元件充電模式靜電放電防護之積體電路
50-2‧‧‧具有元件充電模式靜電放電防護之積體電路
51‧‧‧元件充電模式靜電放電防護裝置
52‧‧‧元件充電模式靜電放電防護裝置
53-1‧‧‧穿透矽通孔
53-2‧‧‧穿透矽通孔
561‧‧‧堆疊層
56-1‧‧‧級堆疊層
562‧‧‧堆疊層
56-2‧‧‧級堆疊層
58-1‧‧‧穿透矽通孔
58-2‧‧‧穿透矽通孔
59-1‧‧‧第一內部電路
59-2‧‧‧第二內部電路
60‧‧‧元件充電模式靜電放電防護之積體電路
61‧‧‧元件充電模式靜電放電防護裝置
62‧‧‧元件充電模式靜電放電防護裝置
661‧‧‧堆疊層
66-1‧‧‧級堆疊層
662‧‧‧堆疊層
66-2‧‧‧級堆疊層
69-1‧‧‧第一內部電路
69-2‧‧‧第二內部電路
70‧‧‧元件充電模式靜電放電防護裝置之積體電路
71‧‧‧第一電路
71-1‧‧‧第一電路之第一端
71-2‧‧‧第一電路之第二端
71-3‧‧‧第一電路之第三端
72‧‧‧第二電路
72-1‧‧‧第二電路之第一端
72-2‧‧‧第二電路之第二端
72-3‧‧‧第二電路之第三端
73‧‧‧第三電路
73-1‧‧‧第三電路之第一端
73-2‧‧‧第三電路之第二端
73-3‧‧‧第三電路之第三端
80‧‧‧元件充電模式靜電放電防護裝置之積體電路
81‧‧‧第一電晶體
82‧‧‧一第二電晶體
83-1‧‧‧第三電晶體
83-2‧‧‧第三電晶體
89‧‧‧電阻
90‧‧‧元件充電模式靜電放電防護裝置之積體電路
91‧‧‧電晶體
92‧‧‧電晶體
93-1‧‧‧電晶體
93-2‧‧‧電晶體
101‧‧‧元件充電模式靜電放電防護裝置之半導體結構
102‧‧‧元件充電模式靜電放電防護裝置之半導體結構
110‧‧‧金氧半場效電晶體結構
111‧‧‧第一重摻雜區
112‧‧‧第二重摻雜區
113‧‧‧閘極區
120‧‧‧金氧半場效電晶體結構
121‧‧‧第一n型摻雜區
122‧‧‧第二n型摻雜區
123‧‧‧閘極區
141‧‧‧p型摻雜區
142‧‧‧p型摻雜區
150‧‧‧基板
201‧‧‧元件充電模式靜電放電防護裝置之半導體結構
202‧‧‧元件充電模式靜電放電防護裝置之半導體結構
210‧‧‧金氧半場效電晶體結構
211‧‧‧第一p型摻雜區
212‧‧‧第二p型摻雜區
213‧‧‧閘極區
220‧‧‧金氧半場效電晶體結構
221‧‧‧第一p型摻雜區
222‧‧‧第二p型摻雜區
223‧‧‧閘極區
241‧‧‧n型摻雜區
242‧‧‧n型摻雜區
251‧‧‧N井區
252‧‧‧N井區
300‧‧‧元件充電模式靜電放電防護裝置之半導體結構
301‧‧‧第一次結構
302‧‧‧第二次結構
351‧‧‧第一N型井區
352‧‧‧第二N型井區
400‧‧‧元件充電模式靜電放電防護裝置之半導體結構
401‧‧‧第一次結構
402‧‧‧第二次結構
451‧‧‧第一N型井區
452‧‧‧第二N型井區
471‧‧‧第二二極體結構
472‧‧‧第二N型井區
481‧‧‧第三n型摻雜區
482‧‧‧p型摻雜區
491‧‧‧第三n型摻雜區
492‧‧‧p型摻雜區
500‧‧‧元件充電模式靜電放電防護裝置之半導體
501‧‧‧第一次結構
502‧‧‧第二次結構
601‧‧‧元件充電模式靜電放電防護裝置之半導體結構
602‧‧‧元件充電模式靜電放電防護裝置之半導體結構
631‧‧‧第一二極體
632‧‧‧第二二極體
650‧‧‧深井區
651‧‧‧N型井區
652‧‧‧N型井區
681‧‧‧第一二極體
682‧‧‧第二二極體
圖1係為元件充電模式靜電放電的高電流峰值之波型示意圖；圖2係為本揭露一實施例之一具有元件充電模式靜電放電防護裝置之積體電路的靜電放電電流波型示意圖；圖3係本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路的示意圖；圖4係本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路的示意圖； 圖5係本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路的示意圖；圖5-1係本揭露一實施例之一具有元件充電模式靜電放電防護之積體電路的示意圖；圖5-2係本揭露一實施例之另一具有元件充電模式靜電放電防護之積體電路的示意圖圖6係本揭露一實施例之一種元件充電模式靜電放電防護之積體電路的示意圖；圖7係本揭露一實施例之一種元件充電模式靜電放電防護裝置之積體電路示意圖；圖8係本揭露一實施例之一種元件充電模式靜電放電防護裝置之積體電路的示意圖；圖9係本揭露另一實施例之一種元件充電模式靜電放電防護裝置之積體電路的示意圖；圖10係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖；圖11係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖；圖12係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖；圖13係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖；圖14係本揭露一實施例之一種元件充電模式靜電放電 防護裝置之半導體結構的剖面示意圖；圖15係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖；圖16係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖；圖17係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖；及圖18係本揭露一實施例之一種元件充電模式靜電放電防護裝置之半導體結構的剖面示意圖。
38‧‧‧輸入/輸出電路
41‧‧‧元件充電模式靜電放電防護裝置
42‧‧‧元件充電模式靜電放電防護裝置
46‧‧‧堆疊層
46-1‧‧‧第一級堆疊層
46-2‧‧‧第二級堆疊層
49-1‧‧‧第一內部電路
49-2‧‧‧第二內部電路
50‧‧‧具有元件充電模式靜電放電防護之積體電路
51‧‧‧元件充電模式靜電放電防護裝置
52‧‧‧元件充電模式靜電放電防護裝置
53-1‧‧‧穿透矽通孔
53-2‧‧‧穿透矽通孔
561‧‧‧堆疊層
56-1‧‧‧級堆疊層
562‧‧‧堆疊層
56-2‧‧‧級堆疊層
58-1‧‧‧穿透矽通孔
58-2‧‧‧穿透矽通孔
59-1‧‧‧第一內部電路
59-2‧‧‧第二內部電路
61‧‧‧元件充電模式靜電放電防護裝置
62‧‧‧元件充電模式靜電放電防護裝置
661‧‧‧堆疊層
66-1‧‧‧級堆疊層
662‧‧‧堆疊層
66-2‧‧‧級堆疊層
69-1‧‧‧第一內部電路
69-2‧‧‧第二內部電路

Claims (30)

  1. 一種具有元件充電模式靜電放電防護之積體電路，包含：一輸入/輸出電路；以及至少一靜電放電防護裝置，經配置以耦接於該輸入/輸出電路之至少一接地電位及至少一內部電路之一接地電位之間，其中該至少一靜電放電防護裝置包含一元件充電模式靜電放電防護裝置，該元件充電模式靜電放電防護裝置包含一閘道式電路，該閘道式電路於該積體電路正常操作模式時，係為一具有低阻值之導通路徑，該閘道式電路於元件充電模式靜電放電事件發生時，該閘道式電路具有一導通電壓。
  2. 如申請專利範圍第1項所述之積體電路，其中一該至少一靜電放電防護裝置耦接於一該至少一內部電路之一接地電位及另一該至少一內部電路之一接地電位之間。
  3. 如申請專利範圍第1項所述之積體電路，其中該閘道式電路於元件充電模式靜電放電事件發生時，係為一具有雙向導通特性之導通路徑。
  4. 如申請專利範圍第1項所述之積體電路，其中更包含：至少一穿透矽通孔耦接於該輸入/輸出電路之該至少一接地電位之一接地電位及該至少一靜電放電防護裝置之間。
  5. 如申請專利範圍第4項所述之積體電路，其中一該至少一穿透矽通孔耦接於一該至少一內部電路之一接地電位及一該至少一靜電放電防護裝置之間。
  6. 如申請專利範圍第4項所述之積體電路，其中一該至少一穿透矽通孔耦接於另一該至少一穿透矽通孔及一該至少一靜電放電防護裝置之間。
  7. 如申請專利範圍第6項所述之積體電路，其中一該至少一穿透矽通孔耦接於一該至少一內部電路之一接地電位及一該至少一靜電放電防護裝置之間。
  8. 如申請專利範圍第6項所述之積體電路，其中一該至少一穿透矽通孔耦接於另一該至少一穿透矽通孔。
  9. 一種具有元件充電模式靜電放電防護之積體電路，包含：一輸入/輸出電路；至少一靜電放電防護裝置；以及至少一穿透矽通孔，且每一該至少一穿透矽通孔耦接於一該輸入/輸出電路之一接地電位及一該至少一靜電放電防護裝置之間；其中每一該至少一靜電放電防護裝置經配置以耦接於一該至少一穿透矽通孔與一該至少一內部電路之一接地電位之間，其中該至少一靜電放電防護裝置包含一元件充電模式靜電放電防護裝置，該元件充電模式靜電放電防護裝置包含一閘道式電路，於該積體電路正常操作模式時，該閘道式電路係為一具有低阻值之導通路徑，於元件充電模式靜電放電事件發生時，該閘道式電路具有一導通電壓。
  10. 如申請專利範圍第9項所述之積體電路，其中一該至少一穿透矽通孔經配置以耦接於一該至少一內部電路之一接地電位及一該至少一靜電放電防護裝置之間。
  11. 如申請專利範圍第9項所述之積體電路，其中一該至少一穿透矽通孔經配置以耦接於另一該至少一穿透矽通孔及一該至少一靜電放電防護裝置之間。
  12. 如申請專利範圍第11項所述之積體電路，其中一該至少一穿透矽通孔經配置以耦接於一該至少一內部電路之一接地電位及一該至少一靜電放電防護裝置之間。
  13. 如申請專利範圍第11項所述之積體電路，其中一該至少一穿透矽通孔經配置以耦接於另一該至少一穿透矽通孔。
  14. 如申請專利範圍第9項所述之積體電路，其中於元件充電模式靜電放電事件發生時，該閘道式電路係為一具有雙向導通特性之導通路徑。
  15. 一種具有元件充電模式靜電放電防護之積體電路，包含：一具有一第一端、一第二端及一第三端之第一電路，其中該第一電路之該第一端耦接於一電源，該第一電路之該第二端耦接於一輸入/輸出電路或一內部電路之一第一接地電位及該第一電路之該第三端耦接於另一內部電路之一第二接地電位；一具有一第一端、一第二端及一第三端之第二電路，其中該第二電路之該第一端耦接於該電源，該第二電路之該第二端耦接於該第二接地電位及該第二電路之該第三端耦接於該第一接地電位；以及一具有一第一端、一第二端及一第三端之第三電路，其中該第三電路之該第三端耦接於該電源，該第三電路之該第二端耦接於該第二接地電位及該第三電路之該第一端耦 接於該第一接地電位，其中該第三電路包含一開關，該第三電路於該積體電路正常操作模式時，提供一具有低阻值之導通路徑，於元件充電模式靜電放電事件發生時，該第三電路具有一導通電壓。
  16. 如申請專利範圍第15項所述之積體電路，其中該第三電路於該積體電路遭遇元件充電模式靜電放電事件發生時，提供一具有雙向導通特性之導通路徑。
  17. 如申請專利範圍第15項所述之積體電路，其中於該積體電路正常操作模式時，該第一電路及該第二電路係處於關閉之狀態。
  18. 如申請專利範圍第15項所述之積體電路，其中於元件充電模式靜電放電事件發生時，該第一電路係處於導通之狀態及該第二電路係處於關閉之狀態，該第三電路之該第一端及該第三電路之該第三端係為等電位。
  19. 如申請專利範圍第15項所述之積體電路，其中於元件充電模式靜電放電事件發生時，該第二電路係處於導通之狀態及該第一電路係處於關閉之狀態，該第三電路之該第二端及該第三電路之該第三端係為等電位。
  20. 一種具有元件充電模式靜電放電防護之積體電路，包含：一基板；至少一第一電晶體，其位於該基板中，其中該電晶體包含一具有第一型摻雜之第一摻雜區及一具有該第一型摻雜之第二摻雜區，其中該具有該第一型摻雜之第一摻雜區及該具有該第一型摻雜之第二摻雜區之一係電性連接於一輸 入/輸出電路或一內部電路之一第一接地電位及另一該具有該第一型摻雜之摻雜區係電性連接於另一內部電路之一第二接地電位；一具有第二型摻雜之第一摻雜區，其位於該基板中，其中該具有該第二型摻雜之第一摻雜區係電性連接於該第一接地電位及該第二接地電位兩者其中之一；其中於該積體電路正常操作模式時，該至少一第一電晶體係處於導通的狀態，形成一閘道式電路並提供一具有低阻值之導通路徑；以及其中於元件充電模式靜電放電事件發生時，該至少一第一電晶體係處於關閉的狀態並提供一具有一導通電壓之寄生雙向導通之導通路徑以釋放累積電荷。
  21. 如申請專利範圍第20項所述之積體電路，其中該基板更包含一井區，其中該具有該第一型摻雜之第一摻雜區、該具有該第一型摻雜之第二摻雜區及該具有該第二型摻雜之第一摻雜區係位於該井區中。
  22. 如申請專利範圍第20項所述之積體電路更包含：一第二電晶體，其位於該基板中，其中該第二電晶體具有與該至少一第一電晶體相同之結構；以及一具有該第二型摻雜之第二摻雜區，其位於該基板中，其中該具有該第二型摻雜之第二摻雜區係電性連接於該第一接地電位及該第二接地電位兩者其中之另一。
  23. 如申請專利範圍第22項所述之積體電路更包含：一第一井區，其位於該基板中，其中該至少一第一電晶 體之該具有該第一型摻雜之第一摻雜區及該具有該第一型摻雜之第二摻雜區與該具有該第二型摻雜之第一摻雜區係位於該第一井區。
  24. 如申請專利範圍第23項所述之積體電路更包含：一第二井區，其位於該基板中，其中該第二電晶體之該具有該第一型摻雜之第一摻雜區及該具有該第一型摻雜之第二摻雜區與該具有該第二型摻雜之第二摻雜區係位於該第二井區。
  25. 如申請專利範圍第20項所述之積體電路更包含：一第一二極體結構，其包含一具有該第一型摻雜之第三摻雜區及該具有該第二型摻雜之第一摻雜區。
  26. 如申請專利範圍第25項所述之積體電路更包含：一第一井區，其中該具有該第一型摻雜之第三摻雜區係位於該第一井區中及該具有該第二型摻雜之第一摻雜區係部分位於該第一井區中。
  27. 如申請專利範圍第26項所述之積體電路更包含：一具有該第二型摻雜之摻雜區，其電性連接於該具有該第一型摻雜之第三摻雜區。
  28. 如申請專利範圍第25項所述之積體電路更包含：一第二電晶體，其位於該基板中，其中該第二電晶體具有與該至少一第一電晶體相同之結構；以及一第二二極體結構，其包含另一具有該第一型摻雜之第三摻雜區及一具有該第二型摻雜之第二摻雜區，其中該具有該第二型摻雜之第二摻雜區係電性連接於該第一接地電 位及該第二接地電位兩者其中之另一。
  29. 如申請專利範圍第28項所述之積體電路更包含：一第二井區，其中該另一具有該第一型摻雜之第三摻雜區係位於該第二井區中及該具有該第二型摻雜之第二摻雜區係部分位於該第二井區中。
  30. 如申請專利範圍第29項所述之積體電路更包含：一具有該第二型摻雜之摻雜區，其電性連接於該另一具有該第一型摻雜之第三摻雜區。
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