CN104409454B - 一种nldmos防静电保护管 - Google Patents

Abstract

本发明公开了一种NLDMOS防静电保护管，P型衬底材料片上设置有N型埋层，并生长有P型外延层，N型埋层的两端分别设置有深N阱，N型埋层的上方设置有深P阱，深N阱和深P阱的上方设置有六个场区，场区之间的间隔依次为第一有源区、第二有源区、第三有源区、第四有源区、第五有源区；第二、第四有源区下方设置有浅P阱，且在浅P阱中设置有N+注入扩散区和P+注入扩散区；第一、第五有源区下方设置有N+注入扩散区；第三有源区下方设置有注入扩散区和浅N阱。本发明极大地提高了电路的抗静电能力，从而提高了电路的可靠性；同时又不至于增加工艺过程，提高了集成电路的竞争力。

Description

一种NLDMOS防静电保护管

技术领域

本发明涉及一种防静电保护器件，特别是涉及一种专门为集成电路内部的元器件提供有效防静电保护的静电放电(Electro-Static Discharge，ESD)保护器件，属于半导体技术领域。

背景技术

所谓静电放电(ESD),是指由于摩擦、感应等原因而带有不同电势的两物体相互接触或靠近时产生电流或能量瞬间转移的过程。在集成电路制造、封装、运输、装配等过程中，不可避免的都会受到ESD冲击的影响，甚至导致失效。根据历年的报告数据，ESD 问题随着集成电路向小线宽、高集成度的先进工艺发展，越发成为一个不容忽视的问题。通常情况下，ESD问题对IC或器件的影响主要表现在两个方面：一方面产生高电压造成电路中器件结击穿、栅氧或绝缘介质的电击穿；另一方面产生大电流，由于局部大电流，导致热点集中，引起器件硅熔化、金属互连线熔化或断裂等。一般民用要求中，规定芯片需承受2000V以上的人体放电模型(HBM)ESD 脉冲。1998年统计表明，ESD损坏集成电路或器件的比例高达60%～70%，在更先进的工艺中，损坏比例可能达到90%。为降低ESD 导致的集成电路行业损失，各种静电防护手段被广泛应用在生产、运输、装配等环节，各种片上ESD 防护结构也被发展起来，芯片ESD防护能力开始逐渐提高。

然而，随着先进工艺和技术的应用，以及电路特征尺寸的减小，ESD引起的损失正在逐渐加剧。因此，深入研究ESD现象，并制定高水平的ESD保护电路对加快电路设计和经济发展都具有十分重要的现实意义。横向双扩散MOS管（LDMOS）等高压功率集成电路是国家重要的支撑科技，与能源、环保、通讯、生命科学、材料和交通等关键性的科技领域息息相关。功率集成电路的设计水平直接决定着一个国家在电源管理、绿色照明和电机控制等领域的核心竞争力。LDMOS等高压功率集成电路的ESD防护能力，对于系统的稳定性和可靠性起到了至关重要的作用。因此研究高压功率集成电路ESD防护器件工作机理、优化器件ESD防护能力、设计合理的 ESD保护方案，对缩短高压功率集成电路设计周期和缩减设计成本有十分重要的现实意义。

LDMOS在小功率集成电路设计中被广泛用作输出级的驱动，由于尺寸较小使它的ESD可靠性和提高ESD能力一直都是强大的挑战。 相比常规低压ESD 防护，LDMOS等高压ESD防护器件具有更高的设计难度：(1)为优化器件ESD 防护性能，往往需要对器件结构参数进行调整。但在改善电流路径、温度分布等影响器件ESD性能的参数时,往往又会改变器件本身的击穿电压。为保证电路正常工作，在进行高压 ESD防护设计时，一般需在满足击穿电压不变的前提下进行，这大大限制了结构参数调整的内容和范围。(2)ESD应力下功耗过大造成电流泄放能力低下。功耗定义为电压与电流的乘积，作为高压 ESD防护器件，其泄放电压往往较高，ESD 应力下的功耗随之大大增加。相比低压ESD防护器件，高压器件体内自热效应更加严重，更易发生二次击穿，从而降低其电流泄放能力。(3)常规LDMOS管做ESD保护时，内部寄生NPN启动时的触发电压较高，以至于大于二次击穿电压。这样就会导致LDMOS多根指条的不均匀导通，真正实现泄放ESD能量的可能只是其中1根指条，从而严重限制了LDMOS的ESD能力。基于以上几点，用LDMOS做高压ESD防护器件时，如何提高其对ESD的泄放能力，一直是困扰各圆片厂家及电路设计公司的难题。

发明内容

本发明所要解决的技术问题是：提供一种NLDMOS防静电保护管，提高对ESD的泄放能力，有效的保护内部电路。

本发明为解决上述技术问题采用以下技术方案：

一种NLDMOS防静电保护管，P型衬底材料片上设置有N型埋层，N型埋层上设置有深P阱，N型埋层的两端分别设置有深N阱；所述深N阱和深P阱的上方从左至右设置有第一~第六场区，且第一、第二场区之间的间隔为第一有源区，第二、第三场区之间的间隔为第二有源区，第三、第四场区之间的间隔为第三有源区，第四、第五场区之间的间隔为第四有源区，第五、第六场区之间的间隔为第五有源区；所述第一~第六场区上设置有场氧化层，并在场氧化层和第一、第三、第五有源区的上方覆盖氧化层；所述第二、第四有源区下方设置有浅P阱，且在浅P阱中对称设置有N+注入扩散区和P+注入扩散区；所述第二、第四有源区的上表面均依次设置有栅氧化层、多晶硅和氧化层；所述第一、第五有源区下方设置有N+注入扩散区；所述第三有源区下方设置有浅N阱，浅N阱中设有注入扩散区，所述注入扩散区为N+注入扩散区或者从左到右依次为N+注入扩散区、P+注入扩散区和N+注入扩散区。

优选的，所述场氧化层的厚度为5000 Å。

优选的，所述氧化层的厚度为7000～10000 Å。

优选的，所述栅氧化层的厚度为120～140 Å。

优选的，所述多晶硅的厚度为2000～3000 Å。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

1、常规NLDMOS的ESD结构中，漏极场氧下有N型漂移区，其和漏极浅N阱相交叠。当在漏极对源极加正ESD脉冲时，漏极N型漂移区和衬底P阱的击穿电压较高，也就是NLDMOS体内的寄生NPN管被打开的触发电压较高，一般达70～80V。这样很容易造成在NLDMOS ESD保护管起作用前，内部电路元器件已经损坏。本发明提出的防静电保护管，在NLDMOS的漏极场氧下，均已去除了N型漂移区。当在漏极对源极加正ESD脉冲时，NLDMOS击穿电压由漏极浅N阱浓度决定。为兼顾NLDMOS导通电阻，漏极浅N阱浓度较浓，因此其和衬底P阱的击穿电压较低，也就是NLDMOS体内的寄生NPN管被打开的触发电压较低，一般为50～60V，而电路内部元器件耐压为60～70V，这样就在内部元器件被ESD损坏前起到了很好保护。

2、常规NLDMOS的ESD结构中，漏极N型漂移区与源极N+注入扩散层间距较近，造成表面横向寄生NPN放大倍数较大，远大于体内由N型埋层和源极N+注入层形成的纵向寄生NPN放大倍数。当在漏极对源极加正ESD脉冲时，ESD能量主要通过表面横向寄生NPN管进行泄放，体内纵向寄生NPN管泄放的很少。这样就造成了ESD电流在NLDMOS管表面集中现象，从而易使NLDMOS保护管局部发热并损坏，这也正是NLDMOS抗静电能力差的原因之一。本发明提出防静电保护管，由于去除了漏极N型漂移区，因此表面的横向寄生NPN管由漏极浅N阱和衬底P阱及源极N+形成。由于漏极浅N阱到源极N+注入层较远，与N型埋层到源极N+注入层的距离接近，因此表面横向寄生NPN的放大倍数和体内纵向寄生NPN管接近。当在漏极对源极加正ESD脉冲时，ESD电流通过表面横向寄生NPN管和体内纵向NPN管均匀泄放。这样，就避免了局部电流集中现象，从而可以泄放更多的ESD电流，极大提高了抗静电能力。经过ESD测试，常规结构泄放的最大ESD电流为1.1安培；本发明提出的栅接地型NLDMOS防静电结构为1.9安培，可控硅型NLDMOS由于其较低的保持电压，可达4.5安培。

附图说明

图1是常规栅接地型NLDMOS防静电保护管纵向结构。

图2是本发明的栅接地型NLDMOS防静电保护管纵向结构。

图3是常规可控硅型NLDMOS防静电保护管纵向结构。

图4是本发明的可控硅型NLDMOS防静电保护管纵向结构。

其中：1—P型衬底，2—N型埋层，3—深N阱，4—深P阱，5—第一有源区，6—第二有源区，7—第三有源区，8—第四有源区，9—第五有源区，10—场区，11—N+注入扩散区，12—浅N阱，13—浅P阱，14—P+注入扩散区，15—多晶硅，16—N型漂移区。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明为了解决NLDMOS抗静电能力较差的问题，提供了两种有效的静电放电静电保护电路，分别是栅接地型和可控硅型，极大提高了电路的抗静电能力，从而提高了电路的可靠性；同时又不至于增加工艺过程，提高了集成电路的竞争力。

如图1所示，为常规栅接地型NLDMOS防静电保护管纵向结构。如图2所示，为本发明的栅接地型NLDMOS防静电保护管纵向结构，在P型衬底1材料片上，设置N型埋层2，并生长P型外延层。所述N型埋层2的两端分别设置深N阱3，深N阱3从P型外延层表面向下扩散4~6um，与N型埋层2对通，将其内部的深P阱4和下面的P型衬底1隔离开，形成隔离结构。在P型外延层上间隔设置深N阱3和深P阱4，并依次间隔设置第一有源区5、第二有源区6、第三有源区7、第四有源区8、第五有源区9。在每个有源区之间设置场区10，作为有源区之间的隔离。场区10上设置5000Å厚的场氧化层，在所有场氧化层和有源区的上方，设置覆盖整个圆片表面的7000～10000 Å的氧化层，称之为多层氧化层，多晶硅15正上方的氧化层最薄，有源区正上方的氧化层最厚；多层氧化层分别在漏极、源极、背栅处的相应位置被去除，形成数个接触孔；在第三有源区7下方设置N+注入扩散区11和浅N阱12，通过接触孔和金属布线作为NLDMOS漏极的引出端；在第二、第四有源区下方设置浅P阱13，作为NLDMOS的背栅，在浅P阱13内，还分别设置N+注入扩散区11和P+注入扩散区14，其中该N+注入扩散区和以上漏极的N+注入扩散区是同时作业的。该N+注入扩散区通过接触孔和金属布线作为NLDMOS源极的引出端；该P+注入扩散区通过接触孔和金属布线作为NLDMOS背栅的引出端；在第二、第四有源区的上表面，设置一层很薄的氧化层，厚度为120～140Å，作为NLDMOS的栅氧化层，在栅氧化层的上方设置一层多晶硅15，厚度为2000～3000Å，作为NLDMOS的栅极。栅极通过金属布线和所述第二、第四有源区内的源极引出端、背栅引出端相连接，并设置成公共引出端A。在第一、第五有源区下方分别设置N+注入扩散区11，该N+注入扩散区和以上漏极的N+注入扩散区是同时作业的,通过接触孔和金属布线作为深N阱的引出端，并通过金属布线和以上漏极相连接，设置成公共引出端B。

如图3所示，为常规可控硅型NLDMOS防静电保护管纵向结构。如图4所示，为本发明的可控硅型NLDMOS防静电保护管纵向结构，在P型衬底1材料片上，设置N型埋层2，并生长P型外延层。所述N型埋层2的两端分别设置深N阱3，深N阱3从P型外延层表面向下扩散4~6um，与N型埋层2对通，将其内部的深P阱4和下面的P型衬底1隔离开，形成隔离结构。在P型外延层上间隔设置深N阱3和深P阱4，并依次间隔设置第一有源区5、第二有源区6、第三有源区7、第四有源区8、第五有源区9。在每个有源区之间设置场区10，作为有源区之间的隔离。场区10上设置5000Å厚的场氧化层，在所有场氧化层和有源区的上方，设置覆盖整个圆片表面的7000～10000 Å的氧化层，称之为多层氧化层，多晶硅15正上方的氧化层最薄，有源区正上方的氧化层最厚；所述多层氧化层分别在漏极、源极、背栅处的相应位置被去除，形成数个接触孔；在所述第三有源区下方靠近场区设置两个N+注入扩散区11，在N+注入扩散区之间设置P+注入扩散区14，并在第三有源区整个区域内设置浅N阱12。N+注入扩散区11和P+注入扩散区14通过接触孔和金属布线互相连接，作为NLDMOS漏极的引出端；在所述第二、第四有源区下方设置浅P阱13，作为NLDMOS的背栅，在浅P阱13内，还分别设置N+注入扩散区11和P+注入扩散区14，其中该N+注入扩散区和P+注入扩散区同以上漏极的N+注入扩散区和P+注入扩散区是同时作业的。该N+注入扩散区通过接触孔和金属布线作为NLDMOS源极的引出端；该P+注入扩散区通过接触孔和金属布线作为NLDMOS背栅的引出端；在第二、第四有源区的上表面，设置一层很薄的氧化层，厚度为120～140Å，作为NLDMOS的栅氧化层，在栅氧化层的上方设置一层多晶硅16，厚度为2000～3000Å，作为NLDMOS的栅极。栅极通过金属布线和所述第二、第四有源区内的源极引出端、背栅引出端相连接，并设置成公共引出端A。在所述第一、第五有源区下方分别设置N+注入扩散区11，该N+注入扩散区和以上漏极的N+注入扩散区是同时作业的，通过接触孔和金属布线作为深N阱的引出端，并通过金属布线和以上漏极相连接，设置成公共引出端B。该可控硅型NLDMOS防静电保护管结构与前述栅接地型NLDMOS防静电保护管结构，仅在器件漏极结构及金属布线连接上有差异。

结合图2和图4所示的器件结构可知，本发明NLDMOS防静电保护管的基本工作原理分别如下：

栅接地型NLDMOS防静电保护管结构原理：当从图中的B端到A端加正ESD脉冲时，漏极浅N阱和深P阱形成的反偏PN结被击穿，产生的空穴电流经过深P阱、浅P阱，并由浅P阱内的P+注入扩散区流至A端。随着ESD电压的增大，流经浅P阱的电流也加大，浅P阱的电位逐渐提高，当电位大于0.7V时，浅P阱和源极N+注入扩散区形成的正向PN结导通。自此，NLDMOS管体内由漏极浅N阱、深P阱(包括浅P阱)、源极N+构成的寄生NPN管被打开了，可以进行泄放ESD电流；当从A端到B端加正ESD脉冲时，由P阱(包括浅P阱)和漏极浅N阱构成的正向PN结导通，进行ESD能量的泄放。由此可见，该栅接地型NLDMOS防静电保护管结构可以对电路内部元器件起到很好的保护。

可控硅型NLDMOS防静电保护管结构原理：在该NLDMOS管内部，存在2个寄生管——寄生NPN和寄生PNP。寄生NPN由漏极浅N阱、深P阱(包括浅P阱)和源极N+形成；寄生PNP管由漏极P+、漏极浅N阱和P阱(包括浅P阱)构成。该2个寄生管形成可控硅结构。当从图中的B端到A端加正ESD脉冲时，寄生NPN管首先被打开(打开过程同上述栅接地型NLDMOS)，打开后有电流流过漏极浅 N阱，使浅N阱各处电位不等。当漏极P+和浅N阱的电压差大于0.7V时，寄生PNP导通，进一步给寄生NPN提供驱动。寄生NPN又进一步为寄生PNP提供驱动，在这种正反馈作用下，可控硅被触发，进行泄放ESD电流；众所周知，可控硅的泄放电流能力极强。当从A端到B端加正ESD脉冲时，由深P阱(包括浅P阱)和漏极浅N阱构成的正向PN结导通，进行ESD能量的泄放。由此可见，该可控硅型NLDMOS防静电保护管结构可以对电路内部元器件起到很好的保护。

以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (5)

1.一种NLDMOS防静电保护管，其特征在于：P型衬底材料片上设置有N型埋层，N型埋层上设置有深P阱，N型埋层的两端分别设置有深N阱；所述深N阱和深P阱的上方从左至右设置有第一～第六场区，且第一、第二场区之间的间隔为第一有源区，第二、第三场区之间的间隔为第二有源区，第三、第四场区之间的间隔为第三有源区，第四、第五场区之间的间隔为第四有源区，第五、第六场区之间的间隔为第五有源区；所述第一～第六场区上设置有场氧化层，并在场氧化层和第一、第三、第五有源区的上方覆盖氧化层；所述第二、第四有源区下方设置有浅P阱，且在浅P阱中对称设置有N+注入扩散区和P+注入扩散区；所述第二、第四有源区的上表面均依次设置有栅氧化层、多晶硅和氧化层；所述第一、第五有源区下方设置有N+注入扩散区；所述第三有源区下方设置有浅N阱，浅N阱左、右两个侧面的边界分别延伸到第三、第四场区内；所述浅N阱的底面以及第三、第四场区的底面均与深P阱接触；所述浅N阱中设有注入扩散区，所述注入扩散区为N+注入扩散区或者从左到右依次为N+注入扩散区、P+注入扩散区和N+注入扩散区。

2.如权利要求1所述NLDMOS防静电保护管，其特征在于：所述场氧化层的厚度为

3.如权利要求1所述NLDMOS防静电保护管，其特征在于：所述氧化层的厚度为

4.如权利要求1所述NLDMOS防静电保护管，其特征在于：所述栅氧化层的厚度为

5.如权利要求1所述NLDMOS防静电保护管，其特征在于：所述多晶硅的厚度为