CN104538395B - 一种功率vdmos器件二极管并联式esd防护机构 - Google Patents

Abstract

本发明提供了一种功率VDMOS器件二极管并联式ESD防护机构，它包括由若干个VDMOS单元一起构成的功率VDMOS器件，和由若干个齐纳二极管单元构成的ESD保护结构；所述ESD保护结构的等效输出端并接在所述功率VDMOS器件的栅极和源极两端；所述齐纳二极管单元的反向击穿电压大于所述一种功率VDMOS器件二极管并联式ESD防护机构的最大栅源工作电压，且小于栅氧化层的最小击穿电压。本发明的功率VDMOS器件二极管并联式ESD防护机构寄生电容小、防护效果更好、工作更可靠，充当ESD防护的单元设于n‑外延上并且与VDMOS单元相隔离，使得制造工艺简单、结构稳定并且与VDMOS器件工艺相兼容。本发明适用于功率VDMOS器件的ESD防护。

Description

一种功率VDMOS器件二极管并联式ESD防护机构

技术领域

本发明属于半导体功率器件，具体涉及一种功率VDMOS器件二极管并联式ESD防护机构。

背景技术

在现有的电子保护器件中，兼有双极晶体管和普通MOS器件优点的功率VDMOS器件因具有开关速度快、开关损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性、工作耐压高、导通电阻低等特点，现在已广泛应用于包括电机调速、逆变器、不间熠电源、开关电源、电子开关、高保真音响、汽车电器和电子镇流器等领域，有着广阔的发展和应用前景。

而现有的高压功率VDMOS器件的栅极氧化层厚度比较薄，通常在100nm以下，这种结构特点决定功率VDMOS是静电敏感型器件。随着工艺水平的不断提高和功率VDMOS制程大幅改进，VDMOS 器件尺寸不断缩小，栅氧化层厚度也越来越薄，VDMOS器件的这种发展非常不利于器件抗静电放电( electro-static discharge，ESD)承受能力，造成VDMOS器件的保护失效。而ESD 问题造成的失效包括破坏性失效和潜在性失效两种。破坏性失效会导致器件的氧化层、pn结，甚至绝缘层击穿等，致使器件完全丧失功能，无法正常工作。而潜在性失效虽然不会直接破坏器件的功能性，但是会在器件的内部造成损伤，从而减弱器件的抗电过应力的能力、缩短器件的工作寿命等，影响其应用电路的可靠性。由于上述ESD问题造成的失效后果比较严重，因此，改善 VDMOS 器件静电放电防护的能力对提高产品的可靠性具有不可忽视的作用。

目前，常用的 ESD 防护结构包括可控硅(SCR)、栅接地的NMOS(GGNMOS)、栅接地的PMOS(GGPMOS)、多晶硅/体硅形成的背对背齐纳二极管、体硅背对背齐纳二极管以及电阻等。上述的SCR、GGNMOS、GGPMOS 结构在工艺实现上比较复杂，并且与VDMOS 工艺不兼容，同时也会造成器件制造成本的上升。因此，此类 ESD 保护结构常常用于集成电路的 I/O 防护结构中，而很少应用于分立元器件。多晶硅/体硅形成的背对背齐纳二极管以及体硅背对背齐纳二极管等 ESD 保护结构虽然工艺实现比较简单，但是存在漏源电流大、寄生效应明显、衬底耦合噪声大等缺点，会引起器件的损伤，不利于器件的正常工作。

因此，需要寻求新的结构和技术手段来防护VDMOS 器件的ESD，使其在大功率、高电压下可靠工作。

发明内容

本发明的目的是提供一种功率VDMOS器件二极管并联式ESD防护机构，来克服现有ESD保护结构所存在的以上不足，该功率VDMOS器件二极管并联式ESD防护机构采用背对背二极管结构作为ESD保护结构，生产工艺简单，且能克服现有技术所存在的漏源电流大、寄生效应明显、衬底耦合噪声大等缺点，具有结构稳定性好、ESD防护可靠且与VDMOS器件制造工艺兼容等优点。

为解决上述技术问题，本发明所采用的技术方案是：

一种功率VDMOS器件二极管并联式ESD防护机构，它包括由若干个VDMOS单元一起构成的功率VDMOS器件，和由若干个齐纳二极管单元构成的ESD保护结构，所述ESD保护结构的等效输出端并接在所述功率VDMOS器件的栅极和源极两端；所述齐纳二极管单元的反向击穿电压大于所述一种功率VDMOS器件二极管并联式ESD防护机构的最大栅源工作电压，且小于栅氧化层的最小击穿电压。

作为对本发明的限定：所有VDMOS单元的结构完全相同，相互间等间距分布。

作为对本发明中VDMOS单元的限定：每一VDMOS单元的结构包括从下至上依次层叠的金属互连层、n+衬底层、n-外延层，在n-外延层的顶端向下延伸设有p+区，在p+区外围设有p-Body区，在p-Body区的顶端向下延伸设有n+区,n+区的顶端从下至上依次层叠有栅氧化层、n+多晶硅层，所述n+多晶硅层顶端设有二氧化硅层和金属互连层，其中：

n+区作为VDMOS单元的源极，设置在p-Body区上且分布在p+区四周；

n+多晶硅层与金属互连层连接在一起后分别引出VDMOS单元的栅极和源极。

作为对VDMOS单元的进一步限定：所有VDMOS单元的栅极通过n+多晶硅层连接一起构成功率VDMOS器件的栅极，所有VDMOS单元的源极通过金属互连层连接一起构成功率VDMOS器件的源极。

作为对齐纳二极管单元的限定：所述齐纳二极管单元等距离随机分布在VDMOS单元分布的几何图形中，且ESD保护结构的结构有两种：

①所述齐纳二极管单元中一个齐纳二极管的阴极与另一个齐纳二极管的阴极相连，其阳极则与第三个齐纳二极管的阳极相连，如此依次相串联后，并接在功率VDMOS器件的栅极与源极之间；

②所有的齐纳二极管单元分为数量相同的两组齐纳二极管单元组，每组中的齐纳二极管单元分别串联，串联后的一组齐纳二极管单元组的终端阳极与另一组齐纳二极管组的终端阳极相连，两组齐纳二极管单元组的终端阴极分别连接功率VDMOS器件的栅极与源极。

作为对齐纳二极管的进一步限定：齐纳二极管单元与左右相邻的两个单元间的分布排列关系为以下情形之一：

①VDMOS单元、齐纳二极管单元、VDMOS单元；

②VDMOS单元、齐纳二极管单元、齐纳二极管单元；

③齐纳二极管单元、齐纳二极管单元、齐纳二极管单元；

相邻的VDMOS单元和齐纳二极管单元之间用厚膜二氧化硅隔离，两个相邻的齐纳二极管单元之间用厚膜的二氧化硅隔离，相互独立。

作为对齐纳二极管的另一种限定：所述齐纳二极管单元的结构为以下情形之一：

I、第一种结构

包括等效的两个结构相同的、构成背对背二极管的齐纳二极管，所述的齐纳二极管包括自下而上依次层叠的金属互连层、n+衬底层、n-外延层，所述n-外延层的顶端自上而下延伸设有p-Body区，在每个p+区外围设有p-区，在每个p+区的顶端自上而下延伸分别设有一个n+区，所述齐纳二极管的两个n+区相连作为构成的背对背齐纳二极管的阴极；

II、第二种结构

包括一个齐纳二极管，所述的齐纳二极管包括自下而上依次层叠的金属互连层、n+衬底层、n-外延层，所述n-外延层的顶端自上而下延伸设有p-Body区，所述p-Body上设有p+区和n+区，所述p+区的四周设有p-区，而该p+区的顶端自上而下延伸设有一个n+区，且该p+区位于n+区的垂直下方，所述n+区的外还环绕有另一个p+区，该p+区的四周同样设有p-区，所述n+区作为齐纳二极管的阴极，n+区外环绕的p+区作为齐纳二极管的阳极。

作为对齐纳二极管的进一步限定：所述第一种结构的背对背二极管的齐纳二极管单元和第二种结构齐纳二极管单元的面积为VDMOS单元面积的整数倍，每一种结构的齐纳二极管单元共用同一n+衬底层与n-外延层，齐纳二极管单元之间通过二氧化硅层进行隔离。

作为对本发明的进一步限定：所有的VDMOS单元与齐纳二极管单元共用同一金属互连层、n+衬底层、n-外延层，每个VDMOS单元、齐纳二极管单元处于独立的p-Body区上，彼此之间通过二氧化硅进行隔离，所述n+衬底层作为功率VDMOS器件的漏极D。

由于采用了上述的技术方案,本发明与现有技术相比，所取得的技术进步在于：

（1）本发明设有VDMOS器件与ESD保护结构，其中ESD保护结构齐纳二极管单元构成，利用齐纳二极管的反向击穿电压来进行ESD防护，寄生效应小、防护效果更好、更可靠；

（2）本发明的齐纳二极管单元与VDMOS单元同处于n+衬底层与n-外延层上，并相互隔离，使得制造工艺简单，并且与VDMOS工艺十分兼容；

（3）本发明的齐纳二极管单元处于VDMOS单元所分布的几何图形内，并且有二氧化硅层隔离，增加了ESD防护结构的独立性，减小了其对功率VDMOS器件结构的影响；

（4）本发明的每个齐纳二极管单元处于一个p-Body区中，且表面有二氧化硅层防护隔离，使其成为独立的单元，不仅漏电流小，而且正向开启电压恒定。

综上所述，本发明采用若干个串联齐纳二极管单元的反向击穿电压之和大于功率VDMOS器件的最大栅源工作电压，且小于栅氧化层的最小击穿电压。本发明的ESD防护结构寄生电容小、防护效果更好、工作更可靠。充当ESD防护的单元设于n-外延上并且与VDMOS单元相隔离，使得制造工艺简单、结构稳定并且与VDMOS器件工艺相兼容。

本发明适用于功率VDMOS器件的ESD防护。

本发明下面将结合说明书附图与具体实施例作进一步详细说明。

附图说明

图1a为本发明实施例1的局部俯视图；

图1b为本发明实施例2的局部俯视图；

图2a为本发明实施例1的局部三维剖面视图；

图2b为本发明实施例2的局部三维剖面视图；

图3为本发明实施例1、2中VDMOS单元与VDMOS单元相邻的结构剖面图；

图4a为本发明实施例1中的VDMOS单元与齐纳二极管单元相邻的结构剖面图；

图4b为本发明实施例2中的VDMOS单元与齐纳二极管单元相邻的结构剖面图；

图5a为本发明实施例1中与齐纳二极管单元左右相邻的单元均为VDMOS单元时的结构剖面图；

图5b为本发明实施例2中与齐纳二极管单元左右相邻的单元均为VDMOS单元时的结构剖面图；

图6a为本发明实施例1中与齐纳二极管单元左右相邻的单元分别为VDMOS单元、齐纳二极管单元的结构剖面图；

图6b为本发明实施例2中与齐纳二极管单元左右相邻的单元分别为VDMOS单元、齐纳二极管单元的结构剖面图；

图7a为本发明实施例1中与齐纳二极管单元左右相邻的单元均为齐纳二极管单元时的机构剖面图；

图7b为本发明实施例2中与齐纳二极管单元左右相邻的单元均为齐纳二极管单元时的机构剖面图；

图8a为本发明实施例1中齐纳二极管的剖面图及对应的俯视图；

图8b为本发明实施例2中齐纳二极管的剖面图及对应的俯视图；

图9为本发明实施例1、2的等效结构示意图。

图中：1—VDMOS 单元，11—VDMOS 单元p+区，12—VDMOS 单元 n+区，13—VDMOS单元 p-Body区，14—栅氧化层，15—n+多晶硅，2—背靠背齐纳二极管单元，21—背靠背齐纳二极管单元 p+区，22、23—背靠背齐纳二极管单元的n+区，24—背靠背齐纳二极管单元p-Body区，4—齐纳二极管单元，41—齐纳二极管单元 p+区，42—齐纳二极管单元的n+区，43—齐纳二极管单元的p-Body区，31—n+衬底层，32—n-外延层，33—二氧化硅层，34—金属互连层。

具体实施方式

实施例1 一种功率VDMOS器件二极管并联式ESD防护机构

本实施例的一种功率VDMOS器件二极管并联式ESD防护机构，如图1a、2a所示，它包括：

（1）功率VDMOS器件，本实施例中的功率VDMOS器件包括若干个VDMOS 单元1，且所有的VDMOS单元1间等距离地排布，一起构成功率VDMOS器件。同时，本实施例中的VDMOS单元1结构完全相同，其单元结构剖面图如图3、图4a所示，VDMOS单元结构包括从下至上依次层叠的金属互连层34、n+衬底层31、n-外延层32，在n-外延层32的顶端自上而下通过扩散或注入P型杂质形成VDMOS单元p+区11，在VDMOS单元p+区11外围四周设有VDMOS单元p-Body区13，在VDMOS单元p-Body区13的顶端自上而下注入或扩散N型杂质，形成两个间隔设置的VDMOS单元n+区12，在VDMOS单元n+区12上自下而上依次层叠有栅氧化层14、n+多晶硅15、二氧化硅层33和金属互连层34。

本实施例中的n+衬底层31具有很高的掺杂浓度，通常达到10¹⁸量级以上，串联电阻很小且与金属互连层34具有很好的欧姆接触，因此，作为整个功率VDMOS器件的漏极D引出端。n+衬底层31上生长一层n-外延层32，n-外延层32的厚度和掺杂浓度决定了整个一种功率VDMOS器件二极管并联式ESD防护机构的漏源击穿电压和器件的总电阻大小，n-外延层32的电阻在器件总电阻中所占比例关系为：100V～200V的功率VDMOS器件，n-外延层32的电阻占总电阻的70%以上；300V～500V的功率VDMOS器件，n-外延层32的电阻占总电阻的80%以上；600V以上的功率VDMOS器件，n-外延层32的电阻占总电阻的90%以上。

而n-外延层32与整个一种功率VDMOS器件二极管并联式ESD防护机构的关系为：n-外延层32的厚度越大，击穿电压越高，其外延层电阻也越大；n-外延层32掺杂浓度越大，外延层电阻率越小，击穿电压越低。因此在满足击穿电压要求的前提下，尽量提高电阻率。本实施例中采用厚度为100um、掺杂浓度为10¹⁴数量级的n-外延层。

本实施例中为了结构简单以及制作工艺简单，所有VDMOS 单元p-Body区13设置于同一个n-外延层32上，工艺操作时，可先在n-外延层32上注入一定浓度的p+推进，然后在注入浓度小的p-再推进，形成如截面图3所示p+区和p- Body的分布结构，由于推进程度不同，导致p+区的结深比p- Body的结深稍微大一点。

（2）ESD保护结构，本实施例中的ESD保护结构如图1a、2a所示，包括若干个背靠背齐纳二极管单元2。而本实施例中的背靠背齐纳二极管单元 2是等效的两个齐纳二极管构成的背靠背的齐纳二极管，且所有背靠背齐纳二极管单元2的结构完全相同，如图4a、5a、6a、7a、8a所示，均包括从下至上依次层叠的n+衬底层31、n-外延层32，在n-外延层32的顶端自上而下延伸有两个背靠背齐纳二极管单元p+区21，在两个背靠背齐纳二极管单元p+区21的四周均设有背靠背齐纳二极管单元p-Body区24，在每个背靠背齐纳二极管单元p+区21顶端自上而下分别设有背靠背齐纳二极管单元n+区22、23。

本实施例为了结构和制作工艺的简单，所有背靠背齐纳二极管单元2的n+衬底层31、n-外延层32与VDMOS单元1所处的n+衬底层31、n-外延层32同为一个，即所有VDMOS 单元1和背对背齐纳二极管单元2均处于同一个n+衬底层31上的n-外延层32上，且一个背对背齐纳二极管单元2设于一个独立的背靠背齐纳二极管p-Body区24上，背靠背齐纳二极管p-Body区24的掺杂浓度不高，用于隔离两个背对背齐纳二极管单元n+区22、23及背对背齐纳二极管单元2与n-外延层32，并防止背靠背齐纳二极管单元2的击穿最先发生在n+区边沿。背对背齐纳二极管单元n+区22、23和 p+区21设置于同一个背对背齐纳二极管单元p-Body区24上，两个n+区处于同一层，并由p-区隔离。两个p+区分别处于两个n+区的垂直下方，并完全被n+区覆盖。本实施例中背对背齐纳二极管单元n+区22、23和背靠背齐纳二极管单元p+区21的掺杂浓度比较高，本实施例分别选用10¹⁹数量级的掺杂浓度。两个n+区分别为背对背齐纳二极管单元2的两个阴极K，二氧化硅层33处于n+区和p+区上面，保证了背对背齐纳二极管单元2的相互隔离和独立。n+区上分别开有4um²的孔作为连线接触孔，且一个背靠背齐纳二极管单元的n+区22连接相邻一个背对背齐纳二极管单元的n+区23，其背对背齐纳二极管单元n+区23接于另一个相邻背对背齐纳二极管单元的n+区22，从而实现背对背齐纳二极管间的串联。它们串联后的两端阴极分别经引线接到功率VDMOS器件的栅极和源极。

背对背齐纳二极管单元2的面积均为VDMOS单元1的整数倍，等距离人为地设置在VDMOS 单元排布的几何图形里。本实施例采用背对背齐纳二极管单元2的面积为VDMOS 单元1面积的四倍，考虑到背对背齐纳二极管单元2在几何图形里分布的随机性，因此VDMOS单元1相邻单元的分布情况包括如图3所示的VDMOS单元1与VDMOS单元1相邻；如图4a所示的VDMOS单元1与背靠背齐纳二极管单元2相邻。而背靠背齐纳二极管单元2相邻单元的分布情况包括如图5a所示的背靠背齐纳二极管单元2左右两侧相邻单元均为VDMOS单元1；如图6a所示的背靠背齐纳二极管单元2左右两侧相邻单元分别为VDMOS单元1和背靠背齐纳二极管单元2；如图7a所示的背靠背齐纳二极管单元2左右两侧相邻单元均为背靠背齐纳二极管单元2。

本实施例的功率VDMOS器件的ESD保护结构的等效图如图9所示，串联后等效的背对背齐纳二极管接于功率VDMOS器件的栅极和源极，设齐纳二极管的反向击穿电压之和为VBR_总，功率VDMOS器件的最大栅源偏置电压为Vgs(max)，功率VDMOS器件的栅氧化层的击穿电压为Bvoxide，由于Vgs(max)〈VBR_总〈Bvoxide，当出现静电时，背对背齐纳二极管先于栅氧化层击穿而导通，静电流流过背对背齐纳二极管使得栅氧化层承受的最大电压为背对背齐纳二极管的反向击穿电压之和而起到ESD防护的效果。为了确保齐纳二极管击穿发生在n+区与p+区接触面，除了保证n+区四周为p-隔离，还可以通过增加场板以扩展n+边沿的电场分布来避免边沿击穿，其两种ESD防护结构增加场板示意图如图8a、8b所示。由于本实施例的ESD保护结构的ESD保护单元与VDMOD单元1通设于n-外延上，工艺实现简单并且与功率VDMOS器件工艺相兼容。设于n-外延上的ESD保护单元结构稳定并且其反向击穿电压基本恒定不变，采用背对背齐纳二极管的反向击穿电压来防护ESD，更加可靠安全。

实施例2 一种带有ESD保护结构的功率VDMOS器件

本实施例的带有ESD保护结构的功率VDMOS器件，与实施例1一样也包括功率VDMOS器件和ESD保护结构，其整体结构如图1b、2b所示。本实施例与实施例1的不同之处在于ESD保护结构的构成。本实施例中的ESD保护结构包括若干个齐纳二极管单元4，所述齐纳二极管单元4的结构如图4b、5b、6b、7b、8b所示，均包括从下至上依次层叠的金属互连层34、n+衬底层31、n-外延层32，所述n-外延层32的顶端自上而下延伸设有一个齐纳二极管单元p+区41，所述该齐纳二极管单元p+区41的四周设有齐纳二极管单元的p-Body区43，而该齐纳二极管单元p+区41的顶端自上而下延伸设有一个齐纳二极管单元n+区42，且该齐纳二极管单元p+区41位于齐纳二极管单元的n+区42的垂直下方，而齐纳二极管单元的n+区42的外还环绕有另一个齐纳二极管单元p+区41，该齐纳二极管单元p+区41的四周同样设有齐纳二极管单元的p-Body区43，所述齐纳二极管单元的n+区42作为齐纳二极管的阴极K，齐纳二极管单元的n+区42外环绕的齐纳二极管单元p+区41作为齐纳二极管的阳极G。

本实施例中的齐纳二极管单元4与VDMOS单元也是共同在一个n+衬底层31、与n-外延层32上，其面积也为VDMOS单元1的整数倍，同样等距离人为地设置在VDMOS 单元1排布的几何图形里。本实施例采用齐纳二极管单元4的面积同样为VDMOS 单元1面积的四倍，考虑到背对背齐纳二极管单元2在几何图形里分布的随机性，因此VDMOS单元1相邻单元的分布情况包括如图3所示的VDMOS单元1与VDMOS单元1相邻；如图4b所示的VDMOS单元1与齐纳二极管单元4相邻。而齐纳二极管单元4相邻单元的分布情况包括如图5b所示的齐纳二极管单元4左右两侧相邻单元均为VDMOS单元1；如图6b所示的齐纳二极管单元4左右两侧相邻单元分别为VDMOS单元1和齐纳二极管单元4；如图7b所示的齐纳二极管单元4左右两侧相邻单元均为齐纳二极管单元4。

本实施例中其他部分的结构与实施例1中的结构相同，在此不再赘述。

Claims (4)

1.一种功率VDMOS器件二极管并联式ESD防护机构，其特征在于：它包括由若干个VDMOS单元一起构成的功率VDMOS器件，和由若干个齐纳二极管单元构成的ESD保护结构；所述ESD保护结构的等效输出端并接在所述功率VDMOS器件的栅极和源极两端；所述齐纳二极管单元的反向击穿电压大于所述一种功率VDMOS器件二极管并联式ESD防护机构的最大栅源工作电压，且小于栅氧化层的最小击穿电压；

所有VDMOS单元的结构完全相同，相互间等间距分布；

每一VDMOS单元的结构包括从下至上依次层叠的金属互连层、n+衬底层、n-外延层，在n-外延层的顶端向下延伸设有p+区，在p+区外围设有p-Body区，在p-Body区的顶端向下延伸设有n+区，n+区的顶端从下至上依次层叠有栅化氧层、n+多晶硅层，所述n+多晶硅层顶端设有二氧化硅层和金属互连层，其中：

n+衬底层的掺杂浓度为10¹⁸数量级以上，n-外延层的掺杂浓度为10¹⁴数量级，厚度为100um；

n+区作为VDMOS单元的源极，设置在p-Body区上且分布在p+区四周；

n+多晶硅层与金属互连层连接在一起后分别引出VDMOS单元的栅极和源极；

所有VDMOS单元的栅极通过n+多晶硅层连接一起构成功率VDMOS器件的栅极，所有VDMOS单元的源极通过金属互连层连接一起构成功率VDMOS器件的源极；

所述齐纳二极管单元的结构为以下情形之一：

I、第一种结构

包括等效的两个结构相同的、构成背对背二极管的齐纳二极管，所述的齐纳二极管包括自下而上依次层叠的金属互连层、n+衬底层、n-外延层，所述n-外延层的顶端自上而下延伸设有p-Body区，在每个p+区外围设有p-区，在每个p+区的顶端自上而下延伸分别设有一个n+区，所述齐纳二极管的两个n+区相连作为构成的背对背齐纳二极管的阴极；所述n+区与p+区的掺杂浓度为10¹⁹数量级；

II、第二种结构

包括一个齐纳二极管，所述的齐纳二极管包括自下而上依次层叠的金属互连层、n+衬底层、n-外延层，所述n-外延层的顶端自上而下延伸设有p-Body区，所述p-Body上设有p+区和n+区，所述p+区的四周设有p-区，而该p+区的顶端自上而下延伸设有一个n+区，且该p+区位于n+区的垂直下方，所述n+区的外还环绕有另一个p+区，该p+区的四周同样设有p-区，所述n+区作为齐纳二极管的阴极，n+区外环绕的p+区作为齐纳二极管的阳极；

所有的VDMOS单元与齐纳二极管单元共用同一金属互连层、n+衬底层、n-外延层，每个VDMOS单元、齐纳二极管单元处于独立的p-Body区上，彼此之间通过二氧化硅进行隔离，所述n+衬底层作为功率VDMOS器件的漏极D；所述n+区与p+区的掺杂浓度为10¹⁹数量级。

2.根据权利要求1所述的一种功率VDMOS器件二极管并联式ESD防护机构，其特征在于：所述齐纳二极管单元等距离随机分布在VDMOS单元分布的几何图形中，且ESD保护结构的结构有两种：

①所述齐纳二极管单元中一个齐纳二极管阴极与另一个齐纳二极管的阴极相连，其阳极则与第三个齐纳二极管的阳极相连，如此依次相串联后，并接在功率VDMOS器件的栅极与源极之间；

②所有的齐纳二极管单元分为数量相同的两组齐纳二极管单元组，每组中的齐纳二极管单元分别串联，串联后的一组齐纳二极管单元组的终端阳极与另一组齐纳二极管单元组的终端阳极相连，两组二极管单元组的终端阴极分别连接功率VDMOS器件的栅极与源极。

3.根据权利要求2所述的一种功率VDMOS器件二极管并联式ESD防护机构，其特征在于：齐纳二极管单元与左右相邻的两个单元间的分布排列关系为以下情形之一：

①VDMOS单元、齐纳二极管单元、VDMOS单元；

②VDMOS单元、齐纳二极管单元、齐纳二极管单元；

③齐纳二极管单元、齐纳二极管单元、齐纳二极管单元；

相邻的VDMOS单元和齐纳二极管单元之间用厚膜二氧化硅隔离，两个相邻的齐纳二极管单元之间用厚膜的二氧化硅隔离，相互独立。

4.根据权利要求3所述的一种功率VDMOS器件二极管并联式ESD防护机构，其特征在于：所述第一种结构的背对背二极管的齐纳二极管单元和第二种结构的齐纳二极管单元的面积为VDMOS单元面积的整数倍，每一种结构的齐纳二极管单元共用同一n+衬底层与n-外延层，相邻齐纳二极管单元之间通过二氧化硅层进行隔离。