CN109244070B - 一种电压抑制器及其制备方法 - Google Patents
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Abstract
本发明公开了一种电压抑制器，包括N型的衬底，形成在衬底的上表面的N型的第一外延层，贯穿第一外延层且与衬底接触的至少一个N型的第二外延层，自第一外延层的上表面向下形成的P型的体区，自体区的上表面向下形成的埋层以及与埋层邻接的至少一个N型的源区，形成在第二外延层一侧壁上且位于体区与第二外延层之间的第一绝缘层，形成在第一绝缘层的上表面上且延伸至源区的上表面的至少一个第二绝缘层，形成在第二外延层的上表面及第二绝缘层的上表面的至少一个多晶硅层，形成在第一外延层、多晶硅层和源区的上表面上的介质层。本发明还公开了一种上述电压抑制器的制备方法。其能实现自启动而不会被较大的电压击穿，且结构简单、成本低。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其涉及一种电压抑制器及其制备方法。
背景技术
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。
但现有的电压抑制器不能实现自启动放电，如果电压过大就会导致被击穿，且结构复杂，成本高。
发明内容
为了克服现有技术的不足，本发明的目的之一在于提供一种电压抑制器，其能实现自启动而不会被较大的电压击穿，且结构简单、成本低；
本发明的目的之二在于提供一种电压抑制器的制备方法。
本发明的目的之一采用以下技术方案实现：
一种电压抑制器，包括N型的衬底，
形成在所述衬底的上表面的N型的第一外延层，
贯穿所述第一外延层且与所述衬底接触的至少一个N型的第二外延层，
自所述第一外延层的上表面向下形成的P型的体区，
自所述体区的上表面向下形成的埋层以及与所述埋层邻接的至少一个N型的源区，
形成在所述第二外延层一侧壁上且位于所述体区与所述第二外延层之间的至少一个第一绝缘层，
形成在所述第一绝缘层的上表面上且延伸至所述源区的上表面的至少一个第二绝缘层，
形成在所述第二外延层的上表面及所述第二绝缘层的上表面的至少一个多晶硅层，所述多晶硅层、所述第二外延层、所述第一外延层和所述衬底的电阻依次递减，
形成在所述第一外延层、所述多晶硅层和所述源区的上表面上的介质层，形成在所述介质层的上表面上并分别与所述多晶硅层、所述埋层和所述源区连接的第一金属层，
形成在所述衬底的下表面上的第二金属层。
优选的，所述源区的一端与所述第一金属层连接，所述源区的另一端设置在所述第二绝缘层的下表面上。
优选的，所述第二外延层的方阻大于100欧姆。
优选的，所述埋层的离子浓度和所述源区的离子浓度均大于所述体区的离子浓度。
优选的，所述第一绝缘层和所述第二绝缘层均为氧化硅层。
优选的，所述电压抑制器包括两个第二外延层、两个多晶硅层、两个第一绝缘层、两个第二绝缘层和两个源区，两个源区邻接于所述埋层两侧，两个第二绝缘层均分别延伸至两个源区的上表面上，两个多晶硅层均分别设置在两个第二外延层的上表面且均分别延伸至两个第二绝缘层的上表面，两个第一绝缘层均分别设置在两个第二外延层的一侧壁上且均分别与第二绝缘层连接。
本发明的目的之二采用以下技术方案实现：
一种上述电压抑制器的制备方法，包括步骤：
步骤S1、先提供一N型的衬底，在所述衬底的上表面形成N型的第一外延层，再在所述第一外延层的上表面向下刻蚀形成至少一个第一沟槽，且所述第一沟槽延伸至所述衬底；
步骤S2、在所述第一沟槽内制备N型的第二外延层，所述第二外延层的电阻、所述第一外延层的电阻和所述衬底的电阻依次递减；
步骤S3、沿所述第二外延层的一侧壁向下刻蚀形成第二沟槽，且所述第二沟槽延伸至所述衬底；
步骤S4、在所述第二沟槽内填充第一绝缘层，且所述第一绝缘层延伸至所述第一外延层上；
步骤S5、在所述第一外延层的上表面向下形成P型的体区，在所述体区的上表面向下分别形成P型的埋层以及与所述埋层邻接的至少一个N型的源区，再在所述第一绝缘层的上表面形成延伸至所述源区的上表面的第二绝缘层，在所述第二外延层的上表面形成延伸至所述第二绝缘层的上表面的多晶硅层，所述多晶硅层的电阻大于所述第二外延层的电阻；
步骤S6、在所述多晶硅层、所述第一外延层和所述源区的上表面形成介质层，再在所述介质层的上表面形成第一金属层，且所述第一金属层延伸至所述多晶硅层、所述埋层和所述源区，在所述衬底的下表面上形成第二金属层。
进一步的，所述刻蚀均为干法刻蚀。
进一步的，在所述步骤S2中，在所述第一沟槽外的第二外延层通过研磨去除。
进一步的，所述第一绝缘层和所述第二绝缘层均为通过热氧化形成的氧化硅层。
相比现有技术，本发明的有益效果在于：
当本电压抑制器上加高电压时，高电压通过电阻较大的第二外延层和多晶硅层，而使多晶硅层下端面的第二绝缘层形成通电荷的介质，进而使第二绝缘层下端面的P型的体区反偏成N型的体区，这样从衬底流入的电流经过第一外延层，再经过该反偏成N型的体区，而从第一金属层流出放电，从而保护了本电压抑制器被较大的电压击穿损坏；且本电压抑制器结构简单，制备方法简单，成本低。
附图说明
图1为本发明电压抑制器一种实施方式的结构示意图；
图2为本发明电压抑制器的等效电路图；
图3为本发明电压抑制器另一种实施方式的结构示意图；
图4为本发明电压抑制器的制备方法的流程图；
图5至图10为本发明电压抑制器制备方法中的详细过程示意图。
图中：1.电压抑制器；10、衬底；11、第二金属层；20、第一外延层；21、体区；211、埋层；212、源区；22、第一沟槽；30、第二外延层；31、第一绝缘层；32、第二沟槽；40、多晶硅层；41、第二绝缘层；42、第三沟槽；50、介质层；51、第一金属层；60、第一高阻；70、第二高阻；80、二极管。
具体实施方式
为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图1和图10所示，本发明公开了一种电压抑制器1，包括N型的衬底10，形成在所述衬底10的上表面的N型的第一外延层20，贯穿所述第一外延层20且与所述衬底10接触的至少一个N型的第二外延层30，自所述第一外延层20的上表面向下形成的P型的体区21，自所述体区21的上表面向下形成的埋层211以及与所述埋层211邻接的至少一个N型的源区212，形成在所述第二外延层30一侧壁上且位于所述体区21与所述第二外延层30之间的至少一个第一绝缘层31，形成在所述第一绝缘层31的上表面上且延伸至所述源区212的上表面的至少一个第二绝缘层41，形成在所述第二外延层30的上表面及所述第二绝缘层41的上表面的至少一个多晶硅层40，形成在所述第一外延层20、所述多晶硅层40和所述源区212的上表面上的介质层50，形成在所述介质层50的上表面上并分别与所述多晶硅层40、所述埋层211和所述源区212连接的第一金属层51，形成在所述衬底10的下表面上的第二金属层11；所述多晶硅层40、所述第二外延层30、所述第一外延层20和所述衬底10的电阻依次递减。
在上述实施方式中，当本电压抑制器1上加高电压时，高电压通过电阻较大的第二外延层30和多晶硅层40，而使多晶硅层40下端面的第二绝缘层41形成通电荷的介质，进而使第二绝缘层41下端面的P型的体区21反偏成N型的体区21，这样从衬底10流入的电流经过第一外延层20，再经过该反偏成N型的体区21，而从第一金属层51流出放电，从而保护了本电压抑制器1被较大的电压击穿损坏；当本电压抑制器1上加较低电压时，此时流入的第二外延层30和多晶硅层40的电流很小，而无法使第二绝缘层41下端面的体区21反偏，又因为第一外延层20为N型、体区21为P型，形成反向PN结，从而使流入第一外延层20的电流无法流入体区21，导致电流很难穿过本电压抑制器1，进而起到阻隔电流的作用。
其中，较高电阻的第二外延层30和多晶硅层40也能防止电流从多晶硅层40溢出、也能起保护本电压抑制器1的作用；第一绝缘层31能防止从第二外延层30流过的电流进入第一外延层20，而无法导通多晶硅层40，从而不能使第二绝缘层41下端面的体区21反偏。为了节省成本，所述第一绝缘层31和所述第二绝缘层41均为氧化硅层，氧化硅材质也能使第二绝缘层41在高电压下更容易形成介质。
如图1所示，在一种优选的实施方式中，所述源区212的一端与所述第一金属层51连接，所述源区212的另一端设置在所述第二绝缘层41的下表面上。所述第二外延层30的方阻大于100欧姆。为了便于电流流入所述第一金属层51，所述埋层211的离子浓度和所述源区212的离子浓度均大于所述体区21的离子浓度。在该实施方式中，其它部件及结构同上述实施方式。可以理解地，为了使本电压抑制器1更好地与外部设备电连接，在所述第一金属层51上电连接第一电极，所述第二金属层11上电连接第二电极。
在上述实施方式中，所述多晶硅层40与第二绝缘层41形成场效应晶体管的栅极，所述衬底10与第二金属层11可形成场效应晶体管的源极，所述源区212与所述第一金属层51可形成场效应晶体管的漏极，所述第二外延层30的方阻大于100欧姆，而多晶硅层40的电阻大于所述第二外延层30的电阻，所述多晶硅层40可等效成图2中的第一高阻60，所述第二外延层30可等效成图2中的第二高阻70；如图2所示，当电流从漏极D流入时，埋层211与源区212形成正向的PN结，相当于图2中的二极管80，电流而依次从流入源区212、体区21、第一外延层20，再从源极S流出；当电流从源极S流入时，因第一外延层20与体区21形成方向的PN结而截止，电流只能从第二高阻70流入第一高阻60，此时如果电压不够大，电流就会从栅极G流入第一金属层51而流出，此时如果电压很大，高电压就会使场效应晶体管导通，而使电流流入漏极D。可以理解地，也可以单独在栅极处加高电压使场效应晶体管导通，而使从源极S流入的电流能流入漏极。
如图3所示，在另一种优选的实施方式中，所述电压抑制器1包括两个第二外延层30、两个多晶硅层40、两个第一绝缘层31、两个第二绝缘层41和两个源区212，两个源区212邻接于所述埋层211两侧，两个第二绝缘层41均分别延伸至两个源区212的上表面上，两个多晶硅层40均分别设置在两个第二外延层30的上表面且均分别延伸至两个第二绝缘层41的上表面，两个第一绝缘层31均分别设置在两个第二外延层30的一侧壁上且均分别与第二绝缘层41连接。在该实施方式中，其它部件及结构同上述实施方式。
在上述实施方式中，如图1所示，两个第二外延层30、两个多晶硅层40、两个第一绝缘层31、两个第二绝缘层41、两个源区212、两个源区212均以所述埋层211为中心对称，可形成并联的两个电压抑制器1，该两个电压抑制器1共用体区21和埋层211，在电压较大时，该结构可使流入第一外延层20的电流分成两路，这两路电流可分别从两个源区212进入第一金属层51，从而能减小寄生电容，响应速度更快。
如图4-10所示，本发明还公开了一种上述电压抑制器1的制备方法，其包括步骤：
步骤S1、先提供一N型的衬底10，在所述衬底10的上表面形成N型的第一外延层20，再在所述第一外延层20的上表面向下刻蚀形成至少一个第一沟槽22，且所述第一沟槽22延伸至所述衬底10；
如图5所示，所述刻蚀为干法刻蚀，干法刻蚀可提高刻蚀第一沟槽22的精度。可以使用气相外延、液相外延、固相外延、分子束外延或化学气相沉积的方式在所述衬底10上表面形成所述第一外延层20。其中使用气相外延工艺在所述衬底10上表面形成所述第一外延层20，可以提高硅材料的完美性，提高所述电压抑制器1的集成度，减少储存单元漏电流。
步骤S2、在所述第一沟槽22内制备N型的第二外延层30，所述第二外延层30的电阻、所述第一外延层20的电阻和所述衬底10的电阻依次递减；
如图6所示，该步骤能形成高电阻的第二外延层30，在所述第一沟槽22外多余的第二外延层30可通过研磨去除。
步骤S3、沿所述第二外延层30的一侧壁向下刻蚀形成第二沟槽32，且所述第二沟槽32延伸至所述衬底10；
如图7所示，所述刻蚀为干法刻蚀，干法刻蚀可提高刻蚀第二沟槽32的精度。
步骤S4、在所述第二沟槽32内填充第一绝缘层31，且所述第一绝缘层31延伸至所述第一外延层20上；
如图8所示，在所述步骤S4中，填充多余的第一绝缘层31可通过研磨或刻蚀去除。
步骤S5、在所述第一外延层20的上表面向下形成P型的体区21，在所述体区21的上表面向下分别形成P型的埋层211以及与所述埋层211邻接的至少一个N型的源区212，再在所述第一绝缘层31的上表面形成延伸至所述源区212的上表面的第二绝缘层41，在所述第二外延层30的上表面形成延伸至所述第二绝缘层41的上表面的多晶硅层40，所述多晶硅层40的电阻大于所述第二外延层30的电阻；
如图9所示，在上述步骤S5中，所述第一绝缘层31和所述第二绝缘层41均为通过热氧化形成的氧化硅层，该工序简单，成本低，且易形成栅极的介质。
步骤S6、在所述多晶硅层40、所述第一外延层20和所述源区212的上表面形成介质层50，再在所述介质层50的上表面形成第一金属层51，且所述第一金属层51延伸至所述多晶硅层40、所述埋层211和所述源区212，在所述衬底10的下表面上形成第二金属层11。
如图10所示，在上述步骤S6中，所述第一金属层51和所述第二金属层11便于电连接外部设备，也利于散热。
综述，本电压抑制器1在栅极上连接高阻的多晶硅层40和第二外延层30，当漏电在多晶硅层40上形成的压降超过场效应晶体管的启动电压后，该场效应晶体管开启，形成放电通道，且本电压抑制器1设置有两个并联的栅极，而能形成并联的放电通道，从而减小了寄生电容，适用于高频应用，也提高了器件性能和可靠性。且本电压抑制器1的制备方法简单，材料优惠，制造成本低。
以上显示和描述了本发明的基本原理、主要特征和优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中的描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
Claims (10)
1.一种电压抑制器，其特征在于：包括N型的衬底，
形成在所述衬底的上表面的N型的第一外延层，
贯穿所述第一外延层且与所述衬底接触的至少一个N型的第二外延层，
自所述第一外延层的上表面向下形成的P型的体区，
自所述体区的上表面向下形成的埋层以及与所述埋层邻接的至少一个N型的源区，
形成在所述第二外延层一侧壁上且位于所述体区与所述第二外延层之间的至少一个第一绝缘层，
形成在所述第一绝缘层的上表面上且延伸至所述源区的上表面的至少一个第二绝缘层，
形成在所述第二外延层的上表面及所述第二绝缘层的上表面的至少一个多晶硅层，所述多晶硅层、所述第二外延层、所述第一外延层和所述衬底的电阻依次递减，
形成在所述第一外延层、所述多晶硅层和所述源区的上表面上的介质层，
形成在所述介质层的上表面上并分别与所述多晶硅层、所述埋层和所述源区连接的第一金属层，
形成在所述衬底的下表面上的第二金属层。
2.根据权利要求1所述的电压抑制器，其特征在于：所述源区的一端与所述第一金属层连接，所述源区的另一端设置在所述第二绝缘层的下表面上。
3.根据权利要求1所述的电压抑制器，其特征在于：所述第二外延层的方阻大于100欧姆。
4.根据权利要求1所述的电压抑制器，其特征在于：所述埋层的离子浓度和所述源区的离子浓度均大于所述体区的离子浓度。
5.根据权利要求1所述的电压抑制器，其特征在于：所述第一绝缘层和所述第二绝缘层均为氧化硅层。
6.根据权利要求1所述的电压抑制器，其特征在于：所述电压抑制器包括两个第二外延层、两个多晶硅层、两个第一绝缘层、两个第二绝缘层和两个源区，两个源区邻接于所述埋层两侧，两个第二绝缘层均分别延伸至两个源区的上表面上，两个多晶硅层均分别设置在两个第二外延层的上表面且均分别延伸至两个第二绝缘层的上表面，两个第一绝缘层均分别设置在两个第二外延层的一侧壁上且均分别与第二绝缘层连接。
7.一种电压抑制器的制备方法，其特征在于，包括步骤：
步骤S1、先提供一N型的衬底，在所述衬底的上表面形成N型的第一外延层，再在所述第一外延层的上表面向下刻蚀形成至少一个第一沟槽，且所述第一沟槽延伸至所述衬底；
步骤S2、在所述第一沟槽内制备N型的第二外延层，所述第二外延层的电阻、所述第一外延层的电阻和所述衬底的电阻依次递减；
步骤S3、沿所述第二外延层的一侧壁向下刻蚀形成第二沟槽，且所述第二沟槽延伸至所述衬底；
步骤S4、在所述第二沟槽内填充第一绝缘层，且所述第一绝缘层延伸至所述第一外延层上；
步骤S5、在所述第一外延层的上表面向下形成P型的体区，在所述体区的上表面向下分别形成P型的埋层以及与所述埋层邻接的至少一个N型的源区，再在所述第一绝缘层的上表面形成延伸至所述源区的上表面的第二绝缘层，在所述第二外延层的上表面形成延伸至所述第二绝缘层的上表面的多晶硅层，所述多晶硅层的电阻大于所述第二外延层的电阻；
步骤S6、在所述多晶硅层、所述第一外延层和所述源区的上表面形成介质层，再在所述介质层的上表面形成第一金属层，且所述第一金属层延伸至所述多晶硅层、所述埋层和所述源区，在所述衬底的下表面上形成第二金属层。
8.根据权利要求7所述的电压抑制器的制备方法，其特征在于，所述刻蚀均为干法刻蚀。
9.根据权利要求7所述的电压抑制器的制备方法，其特征在于，在所述步骤S2中，在所述第一沟槽外的第二外延层通过研磨去除。
10.根据权利要求8所述的电压抑制器的制备方法，其特征在于，所述第一绝缘层和所述第二绝缘层均为通过热氧化形成的氧化硅层。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686551A (en) * | 1982-11-27 | 1987-08-11 | Nissan Motor Co., Ltd. | MOS transistor |
| US6140678A (en) * | 1995-06-02 | 2000-10-31 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode |
| US6355508B1 (en) * | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
| WO2012036165A1 (ja) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | 半導体素子 |
| CN106887425A (zh) * | 2015-12-16 | 2017-06-23 | 格罗方德半导体公司 | 用于电熔丝的静电放电保护结构 |
| CN107104146A (zh) * | 2015-10-30 | 2017-08-29 | 美格纳半导体有限公司 | 功率金属氧化物半导体场效应晶体管及其制造方法 |
| CN108649028A (zh) * | 2018-05-22 | 2018-10-12 | 湖南大学 | 静电保护器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9035363B2 (en) * | 2012-02-21 | 2015-05-19 | Robert Newton Rountree | JFET ESD protection circuit for low voltage applications |
| CN107644913B (zh) * | 2017-09-22 | 2020-06-26 | 西安电子科技大学 | 一种具有高k电荷补偿纵向双扩散金属氧化物元素半导体场效应晶体管 |
-
2018
- 2018-09-25 CN CN201811114860.2A patent/CN109244070B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686551A (en) * | 1982-11-27 | 1987-08-11 | Nissan Motor Co., Ltd. | MOS transistor |
| US6140678A (en) * | 1995-06-02 | 2000-10-31 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode |
| US6355508B1 (en) * | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
| WO2012036165A1 (ja) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | 半導体素子 |
| CN107104146A (zh) * | 2015-10-30 | 2017-08-29 | 美格纳半导体有限公司 | 功率金属氧化物半导体场效应晶体管及其制造方法 |
| CN106887425A (zh) * | 2015-12-16 | 2017-06-23 | 格罗方德半导体公司 | 用于电熔丝的静电放电保护结构 |
| CN108649028A (zh) * | 2018-05-22 | 2018-10-12 | 湖南大学 | 静电保护器件 |
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