CN109449152B - 一种抑制芯片及其制备方法 - Google Patents
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Abstract
本发明公开了一种抑制芯片，其包括：第一导电类型的第一衬底，自第一衬底的上表面向下形成的多个第一沟槽，形成在第一沟槽的内壁及第一衬底的上表面的第一导电类型的第一扩散区，第二导电类型的第二衬底，自第二衬底的下表面向上形成的多个第二沟槽，第二沟槽之间形成多个凸柱，凸柱用于与第一沟槽配合，形成在第二沟槽的内壁及凸柱的上表面的第二导电类型的第二扩散区，第一衬底与第二衬底通过第一沟槽与凸柱键合使第一扩散区与第二扩散区接触，形成在二衬底的上表面的第二导电类型的外延层，形成在外延层的上表面的第一导电类型的第三扩散区。本发明还公开了抑制芯片的制备方法。其能实现双向保护，且寄生电容小，满足高频电路的需求。
Description
技术领域
本发明涉及半导体芯片制造技术领域，尤其涉及一种抑制芯片及其制备方法。
背景技术
功率器件防护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。
但现在的抑制芯片一般不能实现双向保护，且其寄生电容很大，不能满足高频电路的需求。
发明内容
为了克服现有技术的不足，本发明的目的之一在于提供一种抑制芯片，其能实现双向保护，且寄生电容小，满足高频电路的需求；
本发明的目的之二在于提供上述抑制芯片的制备方法。
本发明的目的之一采用以下技术方案实现：
一种抑制芯片，其包括：
第一导电类型的第一衬底，
自所述第一衬底的上表面向下形成的多个第一沟槽，
形成在所述第一沟槽的内壁及所述第一衬底的上表面的第一导电类型的第一扩散区，
第二导电类型的第二衬底，
自所述第二衬底的下表面向上形成的多个第二沟槽，所述第二沟槽之间形成多个凸柱，所述凸柱用于与所述第一沟槽配合，
形成在所述第二沟槽的内壁及所述凸柱的上表面的第二导电类型的第二扩散区，
所述第一衬底与第二衬底通过所述第一沟槽与所述凸柱键合使第一扩散区与第二扩散区接触，
形成在所述第二衬底的上表面的第二导电类型的外延层，
形成在所述外延层的上表面的第一导电类型的第三扩散区，
形成在所述第一衬底的下表面的第一金属层，
形成在所述第三扩散区的上表面的第二金属层。
优选的，多个第一沟槽垂直于所述第一衬底设置，多个第二沟槽垂直于所述第二衬底设置。
优选的，所述第一扩散区和所述第二扩散区的形状均为矩形波。
优选的，所述第一扩散区、所述第二扩散区及所述第三扩散区的离子浓度均大于外延层的离子浓度。
优选的，所述第一金属层和所述第二金属层材质均为铝或铜。
优选的，所述抑制芯片还包括形成在所述第一金属层上的第一电极，形成在所述第二金属层上的第二电极。
本发明的目的之二采用以下技术方案实现：
一种上述抑制芯片的制备方法，包括以下步骤：
S1、先准备第一导电类型的第一衬底、第二导电类型的第二衬底，在所述第一衬底的上表面刻蚀形成多个第一沟槽，自所述第二衬底的下表面向上形成多个第二沟槽，所述第二沟槽之间形成多个凸柱，所述凸柱用于与所述第一沟槽配合；
S2、在所述第一衬底的上表面和所述第一沟槽的内壁形成第一扩散区，在所述第二衬底的下表面和所述第二沟槽的内壁形成第二扩散区；
S3、所述第一衬底与第二衬底通过所述第一沟槽与所述凸柱键合,使所述第一扩散区与所述第二扩散区接触；
S4、在所述第二衬底的上表面形成第一导电类型的外延层；
S5、在所述外延层的上表面形成第一导电类型的第三扩散区，在所述第一衬底的下表面形成第一金属层，在所述第三扩散区的上表面形成第二金属层。
进一步地，在步骤S2中，在所述第一扩散区和所述第二扩散区的表面形成氧化层，再通过湿法刻蚀去除该氧化层。
进一步地，在步骤S1中刻蚀均为干法刻蚀。
进一步地，所述第一扩散区的长度和所述第二扩散区的长度相等。
相比现有技术，本发明的有益效果在于：
当第一导电类型为N型导电类型，第二导电类型为P型导电类型时，接正偏电压时，电流从第二金属层流入第三扩散区，因第三扩散区与外延层的导电类型相同，电流进入外延层，因外延层与第二衬底形成反向PN结，电流截止；接反偏电压时，当电流从第一金属层流入第一衬底时，因第一扩散区与第一衬底的导电类型相同，电流进入第一扩散区，因第一扩散区与第二扩散区形成反向PN结，而使电流截止；从而实现双向保护，且所述第一扩散区与所述第二扩散区可形成多组反向PN结并联结构，等同于多组二极管并联，从而能减小本抑制芯片的寄生电容。
附图说明
图1为本发明抑制芯片的结构示意图；
图2为本发明抑制芯片的等效电路图；
图3为本发明抑制芯片制备方法的流程图；
图4-图8为本发明抑制芯片制备方法的详细过程示意图。
图中：1、抑制芯片；10、第一衬底；11、第一沟槽；111、第一扩散区；12、第一金属层；20、第二衬底；21、第二沟槽；211、第二扩散区；22、凸柱；30、外延层；31、第三扩散区；32、第二金属层；40、第一二极管；41、第一电极；50、第二二极管；51、第二电极。
具体实施方式
为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图1所示本发明公开了一种抑制芯片1，其包括：第一导电类型的第一衬底10，自所述第一衬底10的上表面向下形成的多个第一沟槽11，形成在所述第一沟槽11的内壁及所述第一衬底10的上表面的第一导电类型的第一扩散区111，第二导电类型的第二衬底20，自所述第二衬底20的下表面向上形成的多个第二沟槽21，所述第二沟槽21之间形成多个凸柱22，所述凸柱22用于与所述第一沟槽11配合，形成在所述第二沟槽21的内壁及所述凸柱22的上表面的第二导电类型的第二扩散区211，所述第一衬底10与第二衬底20通过所述第一沟槽11与所述凸柱22键合使第一扩散区111与第二扩散区211接触，形成在所述第二衬底20的上表面的第二导电类型的外延层30，形成在所述外延层30的上表面的第一导电类型的第三扩散区31，形成在所述第一衬底10的下表面的第一金属层12，形成在所述第三扩散区31的上表面的第二金属层32。
如图2所示，在上述实施方式中，当第一导电类型为N型导电类型，第二导电类型为P型导电类型，本抑制芯片1接正偏电压时，电流从第二金属层32流入第三扩散区31，因第三扩散区31与所述外延层30的导电类型相同，电流进入外延层30，因外延层30与第二衬底20形成反向PN结，电流截止，相当于图2中的第一二极管40；接反偏电压时，当电流从第一金属层12流入第一衬底10时，因第一扩散区111与第一衬底10的导电类型相同，电流进入第一扩散区111，因第一扩散区111与第二扩散区211形成反向PN结，而使电流截止，相当于图2中的第二二极管50；从而实现双向保护，且所述第一扩散区111与所述第二扩散区211可形成多组反向PN结的并联结构，等同于如图2所示的多组反向二极管并联，从而能减小本抑制芯片1的寄生电容，如图2所示，所述抑制芯片1还包括形成在所述第一金属层12上的第一电极41，形成在所述第二金属层32上的第二电极42，该第一电极41和第二电极42便于本抑制芯片1连接外部设备。其中，外延层30与第二衬底20形成反向PN结而提高击穿电压；其中，第三外延层31可以减少外延层30的内部缺陷，以及利于外延层31与第二金属层32的连接；其中，第一扩散区111和第二扩散区211均贯穿本抑制芯片1，即使第一扩散区111或第二扩散区211被高压击穿，也能形成较大面积的放电区域，而避免造成事故；另外，第一金属层12和第二金属层12利于散热，也能降低本抑制芯片1的电阻。同理，当第一导电类型为P型导电类型，第二导电类型为N型导电类型，本抑制芯片1接正偏电压时，电流从第二金属层32流入第三扩散区31，因第三扩散区31与所述外延层30的导电类型相同，电流进入外延层30，因外延层30与第二衬底20形成正向PN结，电流进入第二衬底20，而第二衬底20与第二扩散区211的导电类型相同，电流进入第二扩散区211，因第二扩散区211与第一扩散区111形成反向PN，相当于图2中的第一二极管40，电流截止；当本抑制芯片1接反偏电压时，电流从第一金属层12流入第一衬底10时，因第一扩散区111与第一衬底10的导电类型相同，电流进入第一扩散区111，因第一扩散区111与第二扩散区211形成正向PN结，电流进入第二扩散区211，因所述第二扩散区211与第二衬底20的导电类型相同，电流进入第二衬底20，又因第二衬底20与外延层30形成反向PN结，相当于图2中的第二二极管50，而使电流截止；从而实现双向保护，且所述第一扩散区111与所述第二扩散区211可形成多组反向PN结的并联结构，等同于如图2所示的多组反向二极管并联，从而能减小了本抑制芯片1的寄生电容。
在一种优选的实施方式中，多个第一沟槽11垂直于所述第一衬底10设置，多个第二沟槽21垂直于所述第二衬底20设置。所述第一扩散区111和所述第二扩散区211的形状均为矩形波。所述第一扩散区111、所述第二扩散区211及所述第三扩散区31的离子浓度大于外延层30的离子浓度。所述第一金属层12和所述第二金属层32材质均为铝或铜。该实施方式的其他部件和连接关系同上述实施方式。
在上述实施方式中，为了便于第一沟槽11和第二沟槽21吻合，所述第一沟槽11和所述第二沟槽21的个数形状均相同，且均垂直设置于相应地衬底；为了使所述第一沟槽11和所述第二沟槽21吻合的更紧密，所述第一扩散区111和所述第二扩散区211的形状均为矩形波，可以理解地，所述第一扩散区111和所述第二扩散区211的形状也可以为锯齿波；为了减小本抑制芯片1的电阻，所述第一扩散区111、所述第二扩散区211及所述第三扩散区31的离子浓度大于外延层30的离子浓度，还能减少漏电；为了节省成本和增加导电率，所述第一金属层12和所述第二金属层32材质均为铝或铜。
如图3-图8所示，本发明还公开了一种上述抑制芯片1的制备方法，包括以下步骤：
S1、先准备第一导电类型的第一衬底10、第二导电类型的第二衬底20，在所述第一衬底10的上表面刻蚀形成多个第一沟槽11，自所述第二衬底20的下表面向上形成多个第二沟槽21，所述第二沟槽21之间形成多个凸柱22，所述凸柱22用于与所述第一沟槽11配合；
如图4所示，为了使所述第一沟槽11和所述第二沟槽21的误差小，吻合后没有缺陷少，在步骤S1中刻蚀均为干法刻蚀，干法刻蚀的精度高，且多个第一沟槽11和多个第二沟槽21均连成矩形波状。
S2、在所述第一衬底10的上表面和所述第一沟槽11的内壁形成第一扩散区111，在所述第二衬底20的下表面和所述第二沟槽21的内壁形成第二扩散区211；
如图5所示，在步骤S2中，为了修复扩散区界面和去除扩散形成的缺陷，在所述第一扩散区111和所述第二扩散区211的表面形成氧化层，再通过湿法刻蚀去除该氧化层，为了节省成本，该氧化层最优为氧化硅。为了使所述第一沟槽11和所述第二沟槽21吻合后，整个抑制芯片1的形状规则美观，所述第一扩散区111的长度和所述第二扩散区211的长度相等。
S3、所述第一衬底10与第二衬底20通过所述第一沟槽11与所述凸柱22键合,使所述第一扩散区111与所述第二扩散区211接触；
如图6所示，在步骤S3中，键合为将两片表面清洁、原子级平整的同质或异质半导体材料经表面清洗和活化处理，在一定条件下直接结合，通过范德华力、分子力甚至原子力使晶片键合成为一体的技术。在键合时，所述第一沟槽11与所述第二扩散区211的凸起部相对，所述第二沟槽21与所述第一扩散区111的凸起部相对。
S4、在所述第二衬底20的上表面形成第一导电类型的外延层30；
如图7所示，在所述步骤S4中，所述外延层30可以通过生长多晶硅或单质硅的方法形成。
S5、在所述外延层30的上表面形成第一导电类型的第三扩散区31，在所述第一衬底10的下表面形成第一金属层11，在所述第三扩散区31的上表面形成第二金属层32。
如图8所示，在上述步骤中，所述第三扩散区31可通过注入离子扩散形成；所述第一金属层11和所述第二金属层32均可通过电镀或气相反应生成，且表面均经过磨平处理。
综述，本抑制芯片1通过键合工艺，将不同导电类型的第一衬底10和第二衬底20分开制备，刻蚀第一沟槽11和第二沟槽21而形成键合结构，工艺简单，且第一沟槽11和第二沟槽21的界面均经过制备有扩散区，使沟槽的缺陷少，而减小了器件漏电，使本抑制芯片1的保护特性和可靠性都得到了提升。另外，本抑制芯片1键合后的多沟槽结构，可等效成多组二极管并联，降低了本器件的寄生电容，而能够满足高频电路的应用需求。
以上显示和描述了本发明的基本原理、主要特征和优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中的描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
Claims (10)
1.一种抑制芯片，其特征在于，其包括：
第一导电类型的第一衬底，
自所述第一衬底的上表面向下形成的多个第一沟槽，
形成在所述第一沟槽的内壁及所述第一衬底的上表面的第一导电类型的第一扩散区，
第二导电类型的第二衬底，
自所述第二衬底的下表面向上形成的多个第二沟槽，所述第二沟槽之间形成多个凸柱，所述凸柱用于与所述第一沟槽配合，
形成在所述第二沟槽的内壁及所述凸柱的上表面的第二导电类型的第二扩散区，
所述第一衬底与第二衬底通过所述第一沟槽与所述凸柱键合使第一扩散区与第二扩散区接触，
形成在所述第二衬底的上表面的第二导电类型的外延层，
形成在所述外延层的上表面的第一导电类型的第三扩散区，
形成在所述第一衬底的下表面的第一金属层，
形成在所述第三扩散区的上表面的第二金属层。
2.根据权利要求1所述的抑制芯片，其特征在于：多个第一沟槽垂直于所述第一衬底设置，多个第二沟槽垂直于所述第二衬底设置。
3.根据权利要求1所述的抑制芯片，其特征在于：所述第一扩散区和所述第二扩散区的形状均为矩形波。
4.根据权利要求1所述的抑制芯片，其特征在于：所述第一扩散区、所述第二扩散区及所述第三扩散区的离子浓度均大于外延层的离子浓度。
5.根据权利要求1所述的抑制芯片，其特征在于：所述第一金属层和所述第二金属层材质均为铝或铜。
6.根据权利要求1所述的抑制芯片，其特征在于：所述抑制芯片还包括形成在所述第一金属层上的第一电极，形成在所述第二金属层上的第二电极。
7.一种抑制芯片的制备方法，其特征在于，包括以下步骤：
S1、先准备第一导电类型的第一衬底、第二导电类型的第二衬底，在所述第一衬底的上表面刻蚀形成多个第一沟槽，自所述第二衬底的下表面向上形成多个第二沟槽，所述第二沟槽之间形成多个凸柱，所述凸柱用于与所述第一沟槽配合；
S2、在所述第一衬底的上表面和所述第一沟槽的内壁形成第一扩散区，在所述第二衬底的下表面和所述第二沟槽的内壁形成第二扩散区；
S3、所述第一衬底与第二衬底通过所述第一沟槽与所述凸柱键合,使所述第一扩散区与所述第二扩散区接触；
S4、在所述第二衬底的上表面形成第一导电类型的外延层；
S5、在所述外延层的上表面形成第一导电类型的第三扩散区，在所述第一衬底的下表面形成第一金属层，在所述第三扩散区的上表面形成第二金属层。
8.根权利要求7所述抑制芯片的制备方法，其特征在于，在步骤S2中，在所述第一扩散区和所述第二扩散区的表面形成氧化层，再通过湿法刻蚀去除该氧化层。
9.根权利要求7所述抑制芯片的制备方法，其特征在于，在步骤S1中刻蚀为干法刻蚀。
10.根权利要求7所述抑制芯片的制备方法，其特征在于，所述第一扩散区的长度和所述第二扩散区的长度相等。
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