TW201642433A - 薄型雙向瞬變電壓抑制器（ｔｖｓ）或齊納二極體 - Google Patents
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Abstract
一種雙向瞬變電壓抑制器包含具有第一導電性類型的半導體基板；形成於該半導體基板之第一側上之具有第二導電性類型的第一磊晶半導體層；形成於該第一磊晶半導體層上之具有第一導電性類型的第二半導體層；以及分別設置於該半導體基板之第二側和該第二半導體層上的第一及第二金屬化層。
Description
本發明係有關薄型雙向瞬變電壓抑制器(TVS)或齊納二極體。
在電子電路中，電壓及電流瞬變為積體電路失效的主要起因。瞬變係產生自系統內部及外部兩者之各式各樣的源(source)。舉例來說，一般的瞬變源包含電源供應器的正常切換操作、AC線路擾動、雷擊突波、及靜電放電(ESD)。
瞬變電壓抑制器(TVS)通常被使用來保護積體電路免於起因自積體電路處之瞬變或過量電壓狀態的發生之損壞，TVS裝置不是單向裝置就是雙向裝置。當數量漸增之電子裝置係製造有易受具有正或負電壓極性之瞬變電壓影響的構件時，這些裝置需要雙向TVS裝置的保護。舉例來說，在諸如便攜型手持式裝置、小鍵盤(keypad)、筆記型電腦、數位相機、及便攜型GPS和MP3播放器等應用中，雙向TVS裝置被用來保護高速的
資料線路。
有許多用來施行雙向TVS的方案。其中一個這樣的方案係顯示於圖1中，其中，雙向TVS 100的各個P/N接面係形成於晶粒110的相對側上。在圖1中，顯示有N-P-N接面結構，其中，兩個N+層120及130被形成在晶粒110的相對側上，接點金屬150及160分別被形成在N+層120及130上，鈍化層140及170也被形成在晶粒110的兩側上以保護接面。圖1所示之雙向TVS 100具有臺面型結構。如圖2所示，雙向TVS 100也可具有平面型結構。在圖1及圖2中，相同的元件以相同的參考數字來予以表示。雖然圖1及圖2中所示之裝置顯示N-P-N接面結構，但是P-N-P接面結構也可以用類似的方式來予以形成。
圖1及圖2中所示之單片式雙向TVS裝置很清楚地需要雙面製程，基於許多原因而這可能是困難的。舉例來說，圖案對準可能難以達成，並且一般而言薄晶圓的處理，且特別是該裝置之背面的處理，且同時還要製作另一面，這兩者可能會造成損壞。
另一型的雙向TVS裝置為低電壓擊穿式TVS，這種的TVS可使用NPN或PNP組態來予以施行。以擊穿式二極體為基礎的TVS經常被形成為多重摻雜層的堆疊結構，諸如，包含P+/N/P+/P++或N+/P/N+/N++結構的四層結構。在P+/N/P+/P++裝置中，中間的N型層係相對薄的，所以最上面的P/N接面的空乏寬度延伸入最下
面的P/N接面中。
依據本發明的一個態樣，提供有一種雙向瞬變電壓抑制器。該雙向瞬變電壓抑制器包含具有第一導電性類型的半導體基板；形成於該半導體基板之第一側上之具有第二導電性類型的第一磊晶半導體層；形成於該第一磊晶半導體層上之具有第一導電性類型的第二半導體層；以及分別設置於該半導體基板之第二側和該第二半導體層上的第一及第二金屬化層。
依據本發明的另一個態樣，提供有一種雙向瞬變電壓抑制器的形成方法。依據該方法，形成第一磊晶半導體層，該第一磊晶半導體層具有第二導電性類型且係形於具有第一導電性類型之半導體基板的第一側上，具有第一導電性類型的第二半導體層係形成於該第一磊晶半導體層上，第一及第二金屬化層分別被形成於該半導體基板之第二側和該第二半導體層上。
100‧‧‧雙向瞬變電壓抑制器(TVS)
110‧‧‧晶粒
120、130‧‧‧N+層
140、170‧‧‧鈍化層
150、160‧‧‧接點金屬
200‧‧‧P-N-P雙載子接面電晶體(BJT)
210、220‧‧‧P-摻雜層
230‧‧‧N-摻雜層
300‧‧‧N-P-N雙載子接面電晶體(BJT)
310、320‧‧‧N-摻雜層
330‧‧‧P-摻雜層
400‧‧‧P-N-P瞬變電壓抑制器(TVS)
410、420‧‧‧P-摻雜層
430‧‧‧N-摻雜層
500‧‧‧N-P-N瞬變電壓抑制器(TVS)
510、520‧‧‧N-摻雜層
530‧‧‧P-摻雜層
600‧‧‧P-N-P雙向瞬變電壓抑制器(TVS)
610‧‧‧P型半導體基板
620‧‧‧N型層
630‧‧‧P型層
640‧‧‧鈍化層
650、660‧‧‧金屬化層
700‧‧‧N-P-N雙向瞬變電壓抑制器(TVS)
710‧‧‧N型半導體基板
720‧‧‧P型層
730‧‧‧N型層
740‧‧‧鈍化層
750、760‧‧‧金屬化層
圖1顯示一習知的雙向TVS。
圖2顯示另一習知的雙向TVS。
圖3a顯示P-N-P雙載子接面電晶體的示意電路圖，且圖3b顯示N-P-N雙載子接面電晶體的示意電路圖。
圖4a及4b為具有基極與該電路斷開之P-N-P瞬變電壓抑制器的示意電路圖。
圖5a及5b顯示N-P-N瞬變電壓抑制器的電路圖。
圖6顯示P-N-P雙向瞬變電壓抑制器的一個實例之示意剖面圖。
圖7顯示N-P-N雙向瞬變電壓抑制器的一個實例之示意剖面圖。
圖8為顯示依據本文所討論之技術所製造的瞬變電壓抑制器之崩潰電壓Vz1及Vz2值之樣本結果的表。
圖9為顯示依據本文所討論之技術所製造的瞬變電壓抑制器之量測到的崩潰電壓的表。
下面的說明提供針對半導體裝置及形成過程之透徹了解的特定細節。然而，習於此技藝者將了解到本文中所述的裝置及製程不需這些細節即可予以實施。在其他的例子中，眾所周知的結構及功能並未詳細地予以顯示或說明，以避免使本文中所述的實施例之不必要的模糊。
如下所詳述者，依據所揭示之發明標的的一個態樣，雙向瞬變電壓抑制器(TVS)或齊納二極體可藉由雙載子接面電晶體(BJT)的適當修改來予以形成。BJT為三端子裝置，其包含由三個不同摻雜的區域所形成
的兩個P/N接面。圖3a顯示P-N-P BJT 200的示意電路圖，其中，N-摻雜層230係插置於P-摻雜層210與220之間。N-摻雜層230用作為基極，且P-摻雜層210與220分別用作為集極和射極。同樣地，圖3b顯示N-P-N BJT 300的示意電路圖，其中，P-摻雜層330係插置於N-摻雜層310與320之間，P-摻雜層330用作為基極，且N-摻雜層310與320分別用作為集極和射極。如圖3a及圖3b所示，各式各樣的層被偏壓。
如果圖3a及圖3b所示之BJTs中的基極端子與電路斷開，則現在為二端子裝置之裝置將用作為雙向TVSs或齊納二極體。圖4a及圖4b為具有如圖所示之基極430被斷開之P-N-P TVS 400的示意電路圖。TVS 400包含插置於P-摻雜層410與420之間的N-摻雜層430。P-摻雜層410與420分別用作為集極和射極。該兩個P/N接面係背靠背地連接。當偏壓被施加於任一方向時，其中一個接面被順向偏壓且另一個接面被逆向偏壓，此為雙向TVS或齊納二極體裝置之所想要的功能性。圖4b顯示圖4a之TVS 400的電路圖，其具有兩個接面相反的偏壓。
圖5a及圖5b顯示N-P-N TVS 500的電路圖，其包含插置於N-摻雜層510與520之間的P-摻雜層530。N-摻雜層510與520分別用作為集極和射極。該兩個P/N接面係背靠背地連接。當偏壓被施加於任一方向時，其中一個接面被順向偏壓且另一個接面被逆向偏壓，此為雙向TVS或齊納二極體裝置之所想要的功能性。在
圖5a及圖5b中，兩個接面的偏壓相對於彼此為相反的。
圖6顯示P-N-P雙向TVS 600的一個實例的示意剖面圖。該TVS被形成於P型半導體基板610上，在P型基板610上生長兩個區域或層，第一磊晶N型層620初始被形成於P型基板610的頂面上，P型層630然後被形成於N型層620的頂面上，P型層630可藉由磊晶沉積製程來予以形成。替換地，P型層630可使用摻雜製程來予以形成。舉例來說，諸如硼(Boron)之P型摻雜劑例如可被佈植入N型層620的頂面內。在一些實施中，可使用諸如硼碟形固態摻雜劑源或BBr3液態摻雜劑源的摻雜劑源。
如圖6所示，兩個接面被產生，其中一個接面在P型層630與N型磊晶層620之間的介面處，且另一個接面在P型基板610與N型磊晶層620之間的介面處。如圖6進一步所示，該裝置藉由蝕刻臺式凹槽而被提供有臺式結構，該等凹槽延伸穿過P型層630、N型層620以及至少一部分的P型層610。界定在該等凹槽之間的臺面構成該裝置的作用區(active area)，鈍化(passivation)層640被形成於該等凹槽的壁面上。任何適合的鈍化材料可被使用，諸如，舉例來說，熱生長的氧化物。替換地，在一些情況中，CVD氮化物或玻璃鈍化可被使用。
金屬化層650及660分別被形成於該裝置600的頂面和底面上，以分別建立與P型層630和P型基板
610的歐姆接觸。在一些實施中，金屬化層650及660，舉例來說，可由一般被用來形成焊料接合點(solder joints)的材料(諸如，Ag)或者一般被用來形成打線接合(wire bonding)的材料(諸如，Al或Au)的材料來予以形成。
N-P-N雙向瞬變電壓抑制器也依據本文中所揭示之專利標的來加以思量。圖7顯示此種N-P-N雙向TVS 700的一個實例之示意剖面圖。
TVS 700被形成於N型半導體基板710上。在N型基板710上生長兩個區域或層。第一磊晶P型層720初始被形成於N型基板710的頂面上。N型層730然後被形成於P型層720的頂面上。N型層730可藉由磊晶沉積製程來予以形成。替換地，N型層730可使用摻雜製程來予以形成。舉例來說，諸如磷之N型摻雜劑例如可被佈植入P型層720的頂面內。在一些實施中，可使用諸如磷碟形固態摻雜劑源或POCl3液態摻雜劑源的摻雜劑源。
如圖7所示，兩個接面被產生，其中一個接面在N型層730與P型磊晶層720之間的介面處，且另一個接面在N型基板710與P型磊晶層720之間的介面處。如圖7進一步所示，該裝置藉由蝕刻臺式凹槽而被提供有臺式結構。該等凹槽延伸穿過N型層730、P型層720以及至少一部分的N型層710。界定在該等凹槽之間的臺面構成該裝置的作用區。鈍化層740被形成於該等凹槽的壁面上。任何適合的鈍化材料可被使用，諸如，舉例
來說，熱生長的氧化物。替換地，在一些情況中，CVD氮化物或玻璃鈍化可被使用。
金屬化層750及760分別被形成於該裝置700的頂面和底面上，以分別建立與N型層730和N型基板710的歐姆接觸。在一些實施中，金屬化層750及760，舉例來說，可由一般被用來形成焊料接合點的材料(諸如，Ag或Ni-Au)或者一般被用來形成打線接合的材料(諸如，Al或Au)的材料來予以形成。
上面所述的該等TVS裝置提供優於習知TVS裝置的許多優點。舉例來說，在晶粒總成(dice assembly)期間，晶粒可以用和單向TVS或齊納(Zener)晶粒被處理之方式相同的方式來予以處理。況且，因為層僅被形成於晶粒的單一面上，而且僅金屬化被施加於另一面，所以明確地使晶圓處理簡化。而且，因為在製造期間，晶圓薄化可被施加於底面晶圓，所以可使該裝置的厚度實質地縮減，而不會對接面或鈍化層造成損壞。舉例來說，可藉由在半導體層被形成之後但是在金屬化之前研磨晶圓的背面來進行晶圓薄化，可使晶圓薄到某些預定的目標厚度(例如，8mil,6mil，等等)。因此，該裝置可被組構為表面安裝型裝置，其在高度上遠比習知TVS表面安裝型裝置更薄。
本文中所述之雙向TVS裝置係可應用於具有寬廣範圍之不同操作參數的裝置。舉例來說，裝置可被提供其在介於5V與250V之間的範圍之一般所使用的崩潰
電壓時仍可操作。該裝置可依據擊穿崩潰或突崩崩潰而操作，出現之崩潰的型式可，舉例來說，藉由中央的N型或P型磊晶層(例如，圖6中的N型層620及圖7中的P型層720)的厚度來予以決定。
當中央的N型或P型磊晶層相當薄時，頂部的P/N接面(係由圖6中的層620及630和圖7中的層720及730所界定)具有可到達底部的P/N接面(係由圖6中的基板610及層620和圖7中的基板710及層720所界定)的空乏寬度。當中央的N型或P型磊晶層相當厚時，頂部的P/N接面具有遠小於中央的N型或P型磊晶層之厚度的空乏寬度。
在一些特別的實施例中，中央的N型或P型磊晶層可具有約10到50微米之範圍內的厚度。如果中央的磊晶層太薄，則頂部和底部接面的擴散分佈(diffusion profile)可能會互相合併。另一方面，如果中央的磊晶層太厚，則可能會難以使用僅單一的鈍化層來保護兩個接面。針對中央磊晶層之適合的阻抗值(resistivity)範圍可為，例如，0.001ohm-cm到約5ohm-cm。
一系列的雙向TVS裝置可被製造以展現可被達成的對稱I-V曲線。圖8為顯示依據本文所討論之技術所製造的瞬變電壓抑制器之崩潰電壓值Vz1及Vz2之樣本結果的表，其係各自針對電流的相反方向所觀察者。從表中明顯看出，該等樣本展示出高度對稱的行為。圖9為顯示針對被製造以展示如所示之各種崩潰電壓之樣本的表，
該等樣本之真正量測到的崩潰電壓Vz1及Vz2也被顯示於表中。當然，本文中所述之TVS裝置並不限於表9中所繪示之崩潰電壓的範圍。
雖然已顯示及說明此發明之代表性實施例和特別的應用，但是很明顯的，許多此發明之其他的變型及應用在不違離本文中所揭示之發明概念下係可能的。因此，應該了解到在所附加之申請專利範圍的範疇之內，本發明可用除了本文中所特定說明以外者來予以施行，而且本發明並不僅限於所附加之申請專利範圍的精神。雖然本發明之特徵的部分可能以附屬項的形式來予以主張，但是如果被獨立地使用，則各項特徵也具有其優點價值。
100‧‧‧雙向瞬變電壓抑制器(TVS)
110‧‧‧晶粒
120、130‧‧‧N+層
140、170‧‧‧鈍化層
150、160‧‧‧接點金屬
Claims (18)
- 一種雙向瞬變電壓抑制器，包括：具有第一導電性類型的半導體基板；具有第二導電性類型的第一磊晶半導體層，係形成於該半導體基板的第一側上；具有第一導電性類型的第二半導體層，係形成於該第一磊晶半導體層上；以及第一及第二金屬化層，係分別設置於該半導體基板之第二側和該第二半導體層上。
- 如申請專利範圍第1項之雙向瞬變電壓抑制器，另包括：延伸入至少該第一及第二半導體層中以形成介於其間之臺式結構的凹槽，該臺式結構界定該瞬變電壓抑制器的作用區。
- 如申請專利範圍第2項之雙向瞬變電壓抑制器，其中，該等凹槽進一步延伸入該半導體基板中。
- 如申請專利範圍第2項之雙向瞬變電壓抑制器，另包括設置在該臺式結構的側壁之上的鈍化層。
- 如申請專利範圍第4項之雙向瞬變電壓抑制器，其中，該鈍化層保護第一及第二接面兩者，該第一接面係位於該基板與該第一層之間，且該第二接面係位於該第一層與該第二層之間。
- 如申請專利範圍第1項之雙向瞬變電壓抑制器，其中，該第二半導體層為磊晶層。
- 如申請專利範圍第1項之雙向瞬變電壓抑制器， 其中，該第二半導體層為佈植層，其具有佈植入該第一磊晶半導體層中之該第一導電性類型的摻雜劑。
- 如申請專利範圍第1項之雙向瞬變電壓抑制器，其中，該第一磊晶層具有0.001ohm-cm與5ohm-cm之間的阻抗值。
- 如申請專利範圍第1項之雙向瞬變電壓抑制器，其中，該第一磊晶層具有10微米與50微米之間的厚度。
- 如申請專利範圍第1項之雙向瞬變電壓抑制器，其中，該瞬變電壓抑制器具有5V與250V之間的崩潰電壓。
- 一種雙向瞬變電壓抑制器的形成方法，包括：形成具有第二導電性類型之第一磊晶半導體層，該第一磊晶半導體層係形於具有第一導電性類型之半導體基板的第一側上；形成具有第一導電性類型的第二半導體層於該第一磊晶半導體層上；以及分別形成第一及第二金屬化層於該半導體基板之第二側和該第二半導體層上。
- 如申請專利範圍第11項之方法，另包括形成延伸入至少該第一及第二半導體層中以形成介於其間之臺式結構的凹槽，該臺式結構界定該瞬變電壓抑制器的作用區。
- 如申請專利範圍第12項之方法，其中，該等凹槽進一步延伸入該半導體基板中。
- 如申請專利範圍第12項之方法，另包括形成設置在該臺式結構的側壁之上的鈍化層。
- 如申請專利範圍第11項之方法，另包括使用沉積製程來形成該第二半導體層。
- 如申請專利範圍第15項之方法，其中，該沉積製程為磊晶沉積製程。
- 如申請專利範圍第11項之方法，另包括使其第二面上之該基板薄化。
- 如申請專利範圍第11項之方法，另包括使用以該第一導電性類型的摻雜劑佈植入該第一磊晶半導體層中之佈植製程來形成該第二半導體層。
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