KR20090022512A - 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
암전류의 발생을 억제하면서, 트랜지스터들의 동작 성능을 향상시킬 수 있는 이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서는 픽셀 영역 및 로직 영역이 정의된 기판, 픽셀 영역 및 로직 영역의 기판에 형성된 다수의 트랜지스터들, 픽셀 영역의 트랜지스터들 중 하나의 트랜지스터 일측의 기판 내에 형성된 광전 변환 소자, 기판 및 트랜지스터들의 표면을 컨포말하게 덮되, 픽셀 영역의 광전 변환 소자를 노출시키는 스트레스막 패턴 및 광전 변환 소자의 상면 및 스트레스막 패턴의 상면을 따라 컨포말하게 형성된 수소 패시베이션용 절연막을 포함한다.
수소 패시베이션, 스트레스막, 암전류
Description
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 암전류의 발생을 억제하면서, 트랜지스터들의 동작 성능을 향상시킬 수 있는 이미지 센서 및 그 제조 방법에 관한 것이다.
일반적으로 이미지 센서(image sensor)란, 광학적 이미지를 전기적 신호로 변환시키는 반도체 소자이다. 이러한 이미지 센서는 크게 전하 결합 소자(CCD: Charge Coupled Device)와 CMOS 이미지 센서로 구분할 수 있다.
여기서, 전하 결합 소자란, 개개의 모스 캐패시터(MOS Capacitor)가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 그리고, CMOS 이미지 센서란, 제어 회로 및 신호처리 회로를 주변 회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 모스 트랜지스터(MOS Transistor)를 만들고 이것을 이용하여 차례 차례로 출력을 검출하는 스위칭(Switching) 방식을 이용하는 소자이다.
이 중, CMOS 이미지 센서는 일반적으로 빛을 감지하여 전기 신호를 발생시키 는 액티브 픽셀 센서(APS: Active Pixel Sensor) 어레이 영역과, APS 어레이 영역에서 발생된 전기 신호를 처리하는 로직 영역(주변 회로 영역)으로 구분될 수 있다. 여기서, APS 어레이 영역의 각 단위 픽셀들은 트랜스퍼 게이트 전극과, 트랜스퍼 게이트 전극 양측에 위치하는 포토 다이오드(photo diode) 및 플로팅 확산(floating diffusion) 영역을 포함한다.
액티브 픽셀 센서의 동작에 대해 간단히 설명하면, 포토 다이오드에서 빛을 감지하면 전자-홀 쌍(EHP: electron-hole pair)이 생성되어 축적되며, 축적된 전자-홀 쌍은 트랜스퍼 트랜지스터의 동작에 의해 플로팅 확산 영역으로 전달된다. 이에 따라 플로팅 확산 영역에서의 전위가 변화하게 되며, 이러한 전위 변화를 감지하여 출력한다.
이러한 CMOS 이미지 센서는 포토 다이오드의 표면에서 발생하는 댕글링 본드에 의해 암전류가 발생할 수 있으며, 암전류는 백점 결점, 동작 범위 저하 등과 같은 이미지 센서의 특성을 열화시킬 수 있다.
본 발명이 해결하고자 하는 과제는 암전류의 발생을 억제하면서, 픽셀 영역 및 로직 영역의 트랜지스터들의 동작 특성을 향상시킬 수 있는 이미지 센서에 관한 것이다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는 이러한 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 기판, 기판 상에 형성된 다수의 게이트 전극, 적어도 일부가 상기 게이트 전극과 오버랩되지 않도록 기판 내에 형성된 광전 변환 소자, 기판 및 다수의 게이트 전극 상의 스트레스막 패턴 및 광전 변환 소자 상의 수소 패시베이션용 절연막을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 이미지 센서는 픽셀 영역 및 로직 영역이 정의된 기판, 픽셀 영역 및 로직 영역의 기판에 형성된 다수의 트랜지스터들, 픽셀 영역의 트랜지스터들 중 하나의 트랜지스터 일측의 기판 내에 형성된 광전 변환 소자, 기판 및 트랜지스터들의 표면을 컨포말하게 덮되, 픽셀 영역의 광전 변환 소자를 노출시키는 스트레스막 패턴 및 광전 변환 소자의 상면 및 스트레스막 패턴의 상면을 따라 컨포말하게 형성된 수소 패시베이션용 절연막을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 이미지 센서의 제조 방법은 픽셀 영역 및 로직 영역이 정의된 기판을 제공하고, 픽셀 영역 및 로직 영역의 기판 상에 다수의 트랜지스터들을 형성하고, 픽셀 영역의 트랜지스터들 중 하나의 트랜지스터 일측의 기판 내에 광전 변환 소자를 형성하고, 트랜지스터들을 컨포말하게 덮되, 픽셀 영역의 광전 변환 소자를 노출시키는 스트레스막 패턴을 형성하고, 광전 변환 소자의 상면 및 스트레스막 패턴의 상면을 따라 컨포말하게 수소 패시베이션용 절연막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이미지 센서 및 그 제조 방법에 따르면, 이미지 센서에 픽셀 영역 및 로직 영역에 형성된 트랜지스터들에 스트레스를 가하여 트랜지스터들의 성능을 향상시킴과 동시에, 포토 다이오드 표면에 보다 안정화된 수소 패시베이션 효과를 제공할 수 있다.
즉, 단위 픽셀 영역에서의 포토 다이오드 표면에 발생하는 댕글링 본드에 의한 암전류를 억제할 수 있어 화질을 개선할 수 있으며, 이미지 센서의 동작 특성을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 실시예들에서는 이미지 센서의 일 예로 CMOS 이미지 센서를 예시할 것이다. 그러나, 본 발명의 기술적 사상은 그대로 전하 결합 소자에도 적용될 수 있음은 물론이다.
먼저, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 구조에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 블록도이다. 도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간 략 회로도이다.
도 1을 참조하면, 이미지 센서는 수광 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(APS) 어레이 영역(10)과, APS 어레이 영역(10)을 동작시키기 위한 로직(logic) 영역(20)을 포함한다.
APS 어레이 영역(10)은 도 2에 도시된 바와 같이, 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 도 3에 도시된 등가 회로도로 구성된 단위 픽셀(100)들이 매트릭스 형태로 배열되어 구성된다 이러한 APS 어레이 영역(10)은 광 신호를 전기적 신호로 변환하며, 행 드라이버(50)로부터 픽셀 선택 신호(SEL), 리셋 신호(RX), 전하 전송 신호(TX) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(CDS: Correlated Double Sampler; 60)에 제공된다.
로직 영역(20)은 타이밍 발생기(timing generator; 30), 행 디코더(row decoder; 40), 행 드라이버(row driver; 50), 상관 이중 샘플러(CDS; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70), 래치부(latch; 80), 열 디코더(column decoder; 90) 등을 포함할 수 있다.
타이밍 발생기(30)는 행 디코더(40) 및 열 디코더(90)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
행 드라이버(50)는 행 디코더(40)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 APS 어레이 영역(10)으로 제공한다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공한 다.
상관 이중 샘플러(60)는 APS 어레이 영역(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 잡음 레벨(noise level)과 형성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(70)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(90)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 3에서는 단위 픽셀 영역(100)이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 단위 픽셀 영역(100)은 3개의 트랜지스터 구조, 5개의 트랜지스터 구조 또는 4개의 트랜지스터 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
도 3을 참조하면, 4개의 트랜지스터 구조로 이루어진 각 단위 픽셀 영역(100)은 빛을 받아 광전하를 생성 및 축적하는 수광 소자(110)와, 수광 소자(110)에 입사된 광 신호를 독출하는 독출 소자로 구분될 수 있다. 독출 소자로는 리셋(reset) 소자(140), 드라이브(drive) 소자(150), 선택(select) 소자(160) 등이 포함될 수 있다.
보다 상세히 설명하면, 수광 소자(110)는 입사광에 대응하는 전하를 생성 및 축적하며, 수광 소자로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다. 그리고 수광 소자(110)는 축적된 광전하를 플로팅 확산 영역(120, FD; Floating Diffusion region)으로 전달하는 전하 전송 소자(130)와 연결된다.
플로팅 확산 영역(120)은 수광 소자(110)에서 축적된 전하를 전송받으며, 플로팅 확산 영역(120)은 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 또한, 플로팅 확산 영역(120)은 드라이브 소자(150)와 전기적으로 연결되어 있어, 드라이브 소자(150)를 제어한다.
전하 전송 소자(130)는 수광 소자(110)에서 플로팅 확산 영역(120)으로 전하를 전송한다. 전하 전송 소자(130)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TX)에 의해 제어된다.
리셋 소자(140)는 플로팅 확산 영역(120)을 주기적으로 리셋시킨다. 리셋 소자(140)의 소스는 플로팅 확산 영역(120)과 연결되며, 드레인은 전압(Vdd)에 연결된다. 그리고 리셋 라인(141)에 의해 제공되는 바이어스에 의해 구동된다. 따라서 리셋 라인(141)에 의해 제공되는 바이어스에 의해 리셋 소자(140)가 턴 온되면, 리셋 소자(140)의 드레인과 연결된 전원 전압(Vdd)이 플로팅 확산 영역(120)으로 전달된다.
드라이브 소자(150)는 단위 픽셀 영역(100)의 외부에 위치하는 정전류원(미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역 할을 하며, 수광 소자(110)에 축적된 광전하를 전달받은 플로팅 확산 영역(120)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(162)으로 출력한다.
선택 소자(160)는 행 단위로 읽어낼 단위 픽셀(100)들을 선택하는 역할을 한다. 선택 소자(160)는 행 선택 라인(ROW)에 의해 제공되는 바이어스에 의해 구동되며, 선택 소자(160)가 턴 온되면 선택 소자(160)의 드레인과 연결된 전원 전압이 드라이브 소자(150)의 드레인으로 전달 된다.
또한, 전하 전송 소자(130), 리셋 소자(140), 선택 소자(160)의 구동 신호 라인들(131, 141, 161)은 동일한 행에 포함된 단위 픽셀(100)들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 개략적으로 나타낸 평면도이다.
도 4를 참조하면, APS 어레이(도 1 및 도 2의 10 참조) 영역은 단위 픽셀 영역(100)들이 매트릭스 형태로 배열됨에 따라, 기판을 사각 형태의 단위 픽셀 영역(100)들로 구분할 수 있다. 그리고 각 단위 픽셀 영역(100)의 중심에는 수광 소자(110)가 위치하며, 수광 소자(110) 주위의 각 단위 픽셀 영역(100) 내에는 플로팅 확산 영역(120), 전하 전송 소자(130), 리셋 소자(140), 드라이브 소자(150) 및 선택 소자(160)가 위치한다.
그리고, 로직 영역(미도시)에는 NMOS 및 PMOS 트랜지스터(210, 220), 커패시터 및 저항 등의 로직 소자들이 위치하여 논리 회로를 구성한다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀 영역 및 로직 영역의 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에서 이미지 센서는 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다. 그리고 기판(101) 내에는 기판(101) 표면과 이격되어 P형 에피층(101b) 내에 형성된 P형 불순물 영역인 P형 딥-웰(103)이 형성되어 있을 수 있다.
P형 딥-웰(103)은 벌크 기판(101a)의 깊은 곳에서 생성된 전하들이 수광 소자(110)로 흘러들어가지 않도록 포텐셜 배리어(potential barrier)를 형성하고, 전하와 홀의 재결합(recombination) 현상을 증가시켜 전하들의 랜덤 드리프트에 의한 화소간 크로스토크를 감소시키는 크로스토크 배리어이다.
P형 딥-웰(103)은 예를 들어, 기판(101)의 표면으로부터 3 내지 12㎛ 깊이에서 최고 농도를 가지며 1 내지 5㎛의 층두께를 형성하도록 형성될 수 있다. 여기서, 3 내지 12㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or near infrared region light)와 실질적으로 동일하다. 여기서, P형 딥 웰(103)의 깊이는 기판(101)의 표면으로부터 얕을수록 확산 방지 효과가 크므로 크로스토크가 작아지나, 수광 소자(110)의 영역 또한 얕아지므로 깊은 곳에서 광전 변환 비율이 상대적으로 큰 장파장(예를 들어, 레드 파장)을 갖는 입사광에 대한 감도가 낮아질 수 있다. 따라서, 입사광의 파장 영역에 따라 P형 딥-웰(103)의 형성 위치는 조절될 수 있다.
본 발명의 일 실시예에서는 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 성장되고, P형 에피층(101b) 내에 P형 딥-웰(103)이 형성되어 있는 경우만 설명하 였으나, 이에 제한되는 것은 아니다. 예를 들어, P형 벌크 기판(101a) 대신 N형 벌크 기판이 이용될 수도 있다. 그리고 P형 에피층(101b) 대신에 N형 에피층이 형성될 수도 있다. 또한, 경우에 따라서는 P형 딥 웰(103)이 형성되지 않을 수도 있다. 즉, 기판(101)은 이러한 여러 가지의 조합이 가능할 것이다.
그리고, 단위 픽셀 영역 및 로직 영역을 포함하는 기판(101) 내에는 활성 영역을 정의하기 위한 소자 분리막(107)이 형성되어 있다. 또한, 로직 영역의 기판(101) 내에는 PMOS 트랜지스터를 형성하기 위한 N-웰(105)이 형성되어 있다.
한편, 이와 같은 단위 픽셀 영역의 기판(101) 상에는 다수의 트랜지스터들이 위치하며, 트랜지스터들은 NMOS 트랜지스터들일 수 있다.
상세히 설명하면, 단위 픽셀 영역의 기판(101) 상에는 트랜스퍼 게이트(130), 리셋 게이트(140), 드라이브 게이트(150) 및 선택 게이트(160)가 위치하며, 로직 영역의 기판(101) 상에는 NMOS 및 PMOS 트랜지스터의 게이트(210, 220)가 위치할 수 있다.
그리고, 단위 픽셀 영역에서 트랜스퍼 게이트(130)의 일측에는 수광 소자(110)가 위치한다. 본 발명의 일 실시예에서 수광 소자(110)로는 핀드 포토 다이오드가 형성될 수 있다.
보다 상세히 설명하면, 핀드 포토 다이오드(110)는 2번의 이온 주입을 통해 형성된 N형 포토다이오드(112)와 P형 포토다이오드(114)를 포함한다. 여기서, N형 포토다이오드(112)는 P형 에피층(101b) 내에 깊게 형성되어 있으며, P형 포토다이오드(114)는 N형 포토다이오드(112)의 표면에 얕게 형성되어 있다.
이에 따라 핀드 포토다이오드(110)는 P형 에피층(101b), N형 포토다이오드(112) 및 P형 포토다이오드(114)가 적층된 PNP 접합 구조를 갖는다.
여기서, N형 포토다이오드(112)는 입사광을 흡수하여 광전하를 축적하며, P형 포토다이오드(114)는 열적으로 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)을 줄임으로써 암전류(dark current)를 억제할 수 있다. 여기서, 암전류는 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 기판(101)의 표면 손상으로 인해 발생할 수 있다. 따라서, 표면에서 열적으로 생성된 EHP 중에서 홀(hole)은 P형 포토다이오드(114)를 통해서 접지된 기판(101)으로 확산되고, 전자(electron)는 P형 포토다이오드(114)를 확산하는 과정에서 홀과 재결합되어 소멸될 수 있다.
그리고, 단위 픽셀 영역에서 트랜스퍼 게이트(130)의 타측에는 N형 불순물을 주입하여 형성된 플로팅 확산 영역(120)이 위치한다. 플로팅 확산 영역(120)은 트랜스퍼 게이트(130)를 통해 핀드 포토다이오드(110)에 축적된 광전하를 전송 받는다. 이러한 플로팅 확산 영역(120)은 저농도 및 고농도 불순물 영역(120a, 120b)으로 이루어질 수 있다. 즉, 플로팅 확산 영역(120)은 LDD(Lightly Doped Drain) 구조를 갖거나, DDD(Double Doped Drain) 구조를 가질 수 있다.
이와 같이, 서로 이격된 핀드 포토다이오드(110)와 플로팅 확산 영역(120) 사이의 기판(101) 상에는 트랜스퍼 게이트(130)가 위치하며, 트랜스퍼 게이트(130)는 핀드 포토다이오드(110) 내에 축적된 광전하를 플로팅 확산 영역(120)으로 전달한다.
또한, 트랜스퍼 게이트(130)와 이격되고, 플로팅 확산 영역(120)과 인접한 기판(101) 상에는 리셋 게이트(140), 드라이브 게이트(150) 및 선택 게이트(160)가 서로 이격되어 위치한다. 이러한 단위 픽셀 영역의 트랜스퍼 게이트(130), 리셋 게이트(140), 드라이버 게이트(150) 및 선택 게이트(160) 양측에는 스페이서(322)가 형성되어 있다. 그리고, 리셋 게이트(140), 드라이브 게이트(150) 및 선택 게이트(160)의 일측의 기판(101) 내에는 LDD 구조 또는 DDD구조의 불순물 영역(170)이 위치한다.
한편, 로직 영역의 기판(101) 상에는 CMOS 트랜지스터가 위치한다. 즉, 기판(101) 상에 NMOS 트랜지스터의 게이트(210)와 PMOS 트랜지스터의 게이트(220)가 각각 위치하며, 각 게이트들(210, 220) 양측의 기판(101) 내에는 LDD 구조의 소스/드레인 영역(230, 240)이 위치한다.
이와 같이, 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀 영역 및 로직 영역에는 다수의 트랜지스터들이 형성되어 있다. 그리고 각 트랜지스터들의 성능(performance)을 향상시키기 위해, 기판(101) 및 게이트들(130, 140, 150, 160, 210, 220)의 표면을 따라 컨포말하게 형성된 스트레스막 패턴(315)이 위치한다. 여기서, 스트레스막 패턴(315)은 핀드 포토다이오드(110) 표면에 발생하는 댕글링 본드를 치유(curing)하기 위해 보다 효과적인 수소 패시베이션을 제공할 수 있도록, 단위 픽셀 영역의 핀드 포토 다이오드(110)의 상면을 노출시킨다.
보다 상세히 설명하면, 핀드 포토다이오드(110) 상면을 제외한 기판(101) 및 트랜지스터들 상면에 위치하는 스트레스막 패턴(315)은 트랜지스터의 채널 영역에 물리적인 스트레스(stress)를 제공한다. 이에 따라, 트랜지스터의 채널 영역의 에 너지 밴드(energy band) 구조가 변경될 수 있으며, 이에 따라, 트랜지스터의 동작 시 전자 또는 정공의 이동도(mobility)가 증가되어 트랜지스터들의 성능이 향상될 수 있다..
이러한 스트레스막 패턴(315)은 트랜지스터에 인장 스트레스(tensile stress) 또는 압축 스트레스(compressive stress)를 가할 수 있으며, 가해지는 스트레스에 따라 트랜지스터의 성능이 달라질 수 있다. 즉, NMOS 트랜지스터인 경우 인장 스트레스를 가할 때 그 성능이 향상될 수 있으며, PMOS 트랜지스터인 경우 압축 스트레스를 가할 때 그 성능이 향상될 수 있다. 즉, 스트레스막 패턴(315)은 이미지 센서에 요구되는 트랜지스터들의 성능에 따라 인장 스트레스를 가하거나 압축 스트레스를 가하는 막일 수 있다.
또한, 스트레스막 패턴(315)은 후속 공정시 반사 방지막으로 이용되거나, 트랜지스터들과 선택적으로 연결되는 콘택(350)들을 형성시, 식각 정지막으로 이용될 수 있다. 이러한 스트레스막 패턴(315)으로는 예를 들어 실리콘 산질화(SiON)막이 이용될 수 있다.
한편, 스트레스막 패턴(315)에 의해 노출된 핀드 포토 다이오드(110)는 이온 주입 공정 및 식각 공정 등에 의해 표면이 손상될 수 있으며, 이에 따라 핀드 포토다이오드(110)의 표면에서 실리콘과 산소의 결합이 깨져 댕글링 본드가 발생할 수 있다. 이처럼 완전한 결정 결합을 이루진 못한 실리콘 계면의 실리콘 원자는, 전류가 흐를 때 전하 캐리어와 결합하여 안정된 구조를 형성하려고 하므로 전류의 손실이 발생할 수 있다. 즉, 핀드 포토다이오드(110) 표면에 발생된 댕글링 본드는 원 하지 않는 전하를 생성시켜 암전류의 발생 원인이 될 수 있다.
이에 따라, 핀드 포토다이오드(110) 표면의 댕글링 본드를 치유하기 위해, 핀드 포토다이오드(110)의 상면 및 스트레스막 패턴(315)의 상면에 컨포말하게 형성된 수소 패시베이션용 절연막(330)이 위치한다.
여기서, 수소 패시베이션 절연막(330)은 수소를 포함하는 절연 물질로 형성되어 있으며, 산화막 및 폴리실리콘과 식각 선택비를 갖는 물질일 수 있다. 수소 패시베이션 절연막(330) 내에 포함된 수소는 핀드 포토다이오드(110) 표면의 댕글링 본드와 결합하여, 댕글링 본드를 제거할 수 있다. 이러한 수소 패시베이션 절연막(330)으로는 예를 들어, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition)을 통해 형성된 실리콘 질화막(SiN)으로 이루어질 수 있다. 이러한 실리콘 질화막은 제조 공정상 다량의 수소를 포함하게 되며, 실리콘 질화막 내에 포함된 수소가 포토 다이오드 표면의 댕글링 본드와 결함함으로써 암전류를 억제할 수 있다.
또한, 실리콘 질화막으로 이루어진 수소 패시베이션용 절연막(330)은 후속 공정시, 실리콘 질화막의 특성상 수소가 빠져나가기 어려워, 고온에서 진행되는 후속 공정에 의한 영향이 적다. 따라서, 실리콘 질화막으로 이루어진 수소 패시베이션용 절연막(330)은 후속 공정에서 보다 안정된 수소 패시베이션(H-passivation) 역할을 할 수 있다.
추가로, 본 발명의 일 실시예에서 이미지 센서의 트랜지스터들 상에 형성된 스트레스막 패턴(315) 및 수소 패시베이션용 절연막(330)은 트랜지스터들과 선택적 으로 연결되는 콘택(350) 형성시 제 1 및 제 2 식각 정지막으로 이용될 수도 있다.
이어서, 수소 패시베이션 역할을 하는 절연막(330) 상에는 충분한 두께의 층간 절연막(340)이 위치한다. 그리고 층간 절연막(340) 내에는 트랜지스터들과 선택적으로 연결되는 콘택(350)이 형성되어 있다. 즉, 콘택(350)들은 단위 픽셀 영역의 트랜스퍼 게이트(130), 플로팅 확산 영역(120), 리셋 게이트(140), 드라이버 게이트(150), 선택 게이트(160) 및 불순물 영역(170)의 표면과 접촉되어 연결될 수 있다. 또한, 콘택(350)은 로직 영역의 NMOS 및 PMOS 트랜지스터(210, 220)의 게이트 및 소스/드레인 영역(230, 240)의 표면과 접촉되어 연결될 수 있다.
이하, 도 6 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법에 대해 상세히 설명한다. 도 6 내지 도 12는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
먼저, 도 6을 참조하면, 단위 픽셀 영역과 로직 영역이 구분된 기판(101)을 준비한다. 기판(101)은 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다.
그리고 나서, P형 에피층(101b) 내에 P형 불순물을 이온 주입하여 P형 딥 웰(103)을 형성한다. 딥 웰(103)은 기판(101) 표면으로부터 약 3 내지 12㎛ 깊이에서 최고 농도를 가지며, 약 1 내지 5㎛의 층 두께를 갖도록 형성할 수 있다.
이어서, 로직 영역의 기판(101)에서 PMOS 트랜지스터가 형성될 소정 영역에 N형 불순물을 이온 주입하여 N-웰(105)을 형성한다.
다음으로, LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 필드 영역과 활성 영역을 구분하는 소자 분리막(107)을 형성한다.
이 후, 단위 픽셀 영역 및 로직 영역의 기판(101) 상에 다수의 트랜지스터들을 형성한다.
상세히 설명하면, 기판(101) 상에 게이트 절연막 및 게이트용 도전막을 순차적으로 적층한다. 이 때, 게이트 절연막으로는 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다. 그리고, 게이트용 도전막으로는 폴리실리콘막을 증착하여 형성할 수 있다.
그리고 나서, 적층된 게이트 절연막 및 게이트용 도전막을 패터닝하여, 기판(101) 상에 다수의 게이트들(130, 140, 150, 160, 210, 220)을 형성한다. 즉, 단위 픽셀 영역의 기판(101) 상에는 트랜스퍼 게이트(130), 리셋 게이트(140), 드라이버 게이트(150) 및 선택 게이트(160)를 형성하며, 로직 영역의 기판 상에는 NMOS 및 PMOS 트랜지스터의 게이트들(210, 220)을 형성한다.
그리고 나서, 도 7에 도시된 바와 같이, 트랜스퍼 게이트(130) 일측의 기판(101) 내에 수광 소자(110)를 형성한다. 여기서 수광 소자(110)는 핀드 포토다이오드로 형성할 수 있다.
보다 상세히 설명하면, 기판(101) 상에 핀드 포토다이오드가 형성될 영역을 노출시키는 제 1 마스크 패턴(미도시)을 형성한다. 그리고 나서, 상기 제 1 마스크 패턴을 이용하여 N형 불순물을 기판(101) 내에 이온 주입함으로써, N형 포토다이오드(112)를 형성한다. N형 포토다이오드(112)를 형성시, 트랜스퍼 게이트(130) 방향으로 0° 내지 15°의 틸트를 주어 경사지게 불순물을 이온 주입할 수 있다. 이에 따라 N형 포토다이오드(112)는 트랜스퍼 게이트(130)와 일부 오버랩될 수도 있다.
N형 포토다이오드(112)를 형성한 다음에는, N형 포토다이오드(112) 형성시 이용한 제 1 마스크 패턴(미도시)을 이용하여 P형 불순물을 주입함으로써, N형 포토다이오드(112) 상에 얕게 도핑된 P형 포토다이오드(114)를 형성한다. P형 포토다이오드(114) 형성시, P형 불순물을 소자 분리막(107) 방향으로 0° 이상의 틸트를 주어 경사지게 이온 주입할 수 있다. 이와 같이 형성된 P형 포토다이오드(114)는 p형 에피층(101b) 표면에서 열적으로 생성된 전자-홀 쌍(EHP)을 줄임으로써 암전류를 방지하는 역할을 한다.
이와 같이, 핀드 포토 다이오드(110)를 형성한 후, 핀드 포토 다이오드(110) 형성에 이용된 상기 제 1 마스크 패턴은 제거한다. 이상, 핀드 포토다이오드(110)는 다수의 게이트들(130, 140, 150, 160, 210, 220)을 형성한 후에 형성되는 것으로 설명하였으나, 형성 순서는 달라질 수도 있다.
다음으로, 도 8을 참조하면, 다수의 게이트들 양측에 스페이서를 형성한다. 스페이서는 스페이서용 절연막을 기판 및 게이트들 표면을 따라 컨포말하게 증착한 후, 이방성 식각함으로써 형성할 수 있다. 여기서, 게이트들(130, 140, 150, 160, 210, 220) 양측에 LDD 구조의 불순물 영역(120, 170, 230, 240)들을 형성할 경우, 스페이서를 형성하기 전에 저농도의 불순물 영역을 먼저 형성할 수 있다.
이 후, 핀드 포토다이오드(110)를 덮는 제 2 마스크 패턴(미도시)을 형성한 다음, 다수의 게이트들 양측의 기판(101) 내에 불순물 영역들을 형성한다. 이 때, 단위 픽셀 영역의 불순물 영역(120, 170)은 N형 포토다이오드(112)와 동일한 N형 불순물을 도핑하여 형성한다. 이 때, 트랜스퍼 게이트(130)와 리셋 게이트(140) 사이에 형성된 불순물 영역(120)은 플로팅 확산 영역에 해당한다.
그리고, 로직 영역에서는 NMOS 트랜지스터의 게이트(210) 양측에 N형 불순물을 도핑하고, PMOS 트랜지스터의 게이트(220) 양측에 P형 불순물을 도핑하여 각각 소스/드레인 영역(230, 240)을 형성한다. 여기서, P형의 불순물 영역을 형성하기 위해 또 다른 마스크 패턴이 이용될 수 있다.
이와 같이 불순물 영역들(120, 170, 230, 240)을 형성한 다음에는, 이온 주입에 이용되었던 상기 제 2 마스크 패턴을 제거한다.
다음으로, 도 9에 도시된 바와 같이, 핀드 포토다이오드(110)와, 다수의 게이트들(130, 140, 150, 160, 210, 220) 및 불순물 영역들(120, 170, 230, 240)이 형성된 기판(101) 전면에 결과물들의 표면을 따라 컨포말하게 스트레스막(310)을 형성한다. 스트레스막(310)은 단위 픽셀 영역 및 로직 영역의 기판(101) 상에 형성된 트랜지스터들에 스트레스를 가하여, 트랜지스터들의 성능을 향상시킬 수 있다. 이와 같은 스트레스막(310)은 트랜지스터의 채널 영역에 스트레스를 제공함과 동시에, 반사 방지막 및 식각 정지막의 역할을 할 수 있는 물질로 형성된다. 예를 들 어, 스트레스막(310)은 실리콘 산질화막을 증착하여 형성할 수 있다.
스트레스막(310)을 형성하는 방법에 대해 보다 상세히 설명하면, LPCVD(Low Pressure Chemical Vapor Deposition) 또는 플라즈마를 이용한 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 형성될 수 있다. 여기서 스트레스막(310)의 두께는 약 30 내지 100nm일 수 있다.
이러한 스트레스막(310)은 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 트랜지스터에 인장 스트레스를 주게 되는지, 압축 스트레스를 주게 되는지가 결정된다.
그러므로, 스트레스막(310)을 형성시 인장 스트레스를 갖는 스트레스막으로 형성할 수도 있으며, 인장 스트레스를 갖는 스트레스막을 형성 후, PMOS 트랜지스터 영역의 스트레스막에서의 인장 스트레스를 감소시켜 영역별로 스트레스가 다르게 형성할 수도 있다.
이와 같이, 반사 방지막 및 식각 정지막 역할과 동시에 트랜지스터에 스트레스를 제공하는 스트레스막(310)은 실리콘 질화막으로 형성되어 있어, 실리콘 산질화막 내 수소의 함유량이 적다. 또한, 고온의 후속 공정을 통해 실리콘 산질화막 내의 수소 함유량이 감소될 수 있다. 이에 따라, 핀드 포토다이오드(110)와 실리콘 산질화막 접촉되어 있을 경우, 핀드 포토 다이오드의 수소 패시베이션 역할이 저하될 수 있다.
이에 따라, 도 10에 도시된 바와 같이, 스트레스막(310) 상에 핀드 포토다이오드(110)의 상부를 노출시키는 마스크 패턴(325)을 형성한다. 그리고 나서, 마스 크 패턴(325)을 이용하여, 핀드 포토다이오드(110)의 상부에 위치하는 스트레스막(310)을 제거한다. 이에 따라, 픽셀 영역 및 로직 영역의 기판(101)에 걸쳐 트랜지스터들을 컨포말하게 덮되, 핀드 포토다이오드(110)의 상면을 노출시키는 스트레스막 패턴(315)이 형성된다.
이 후, 도 11에 도시된 바와 같이, 핀드 포토다이오드(110)의 상면 및 스트레스막 패턴(315)의 상면을 따라 컨포말하게 수소 패시패이션용 절연막(330)을 형성한다. 이 때, 절연막(330)은 핀드 포토다이오드(110) 표면에서 수소 패시베이션을 역할을 할 수 있도록, 수소가 포함된 물질로 형성한다. 예를 들어, 수소를 포함하는 절연막(330)으로 실리콘 질화막이 형성될 수 있다. 이러한 실리콘 질화막은 화학 기상 증착 공정시 SiH4 가스와 NH3 가스를 이용하여 형성되므로, 다량의 수소를 포함할 수 있다. 따라서, 실리콘 질화막 내의 수소가 핀드 포토다이오드(110)의 표면에 발생한 댕글링 본드와 결합하여, 암전류를 억제할 수 있다. 또한, 다량의 수소를 포함하는 실리콘 질화막은 물질의 특성상 수소가 잘 빠져나가지 않으므로, 고온에서의 후속 공정을 진행하더라도 핀드 포토다이오드(110) 표면에 발생된 댕글링 본드와 수소와의 결합을 유지시킬 수 있다.
또한, 스트레스막 패턴(315) 상면에 형성된 수소 패시베이션용 절연막(330)은 산화막에 대한 식각 선택비를 가지므로, 콘택 형성을 위한 콘택 홀 형성시, 식각 정지막으로 이용될 수 있다.
이어서, 도 12를 참조하면, 기판(101) 상의 결과물들을 따라 컨포말하게 형 성된 수소 패시베이션용 절연막(330) 전면에 충분한 두께의 층간 절연막(340)을 형성한다. 여기서, 층간 절연막(340)은 입사하는 빛이 투과할 수 있도록 투명한 절연 물질로 형성한다. 예를 들어, 층간 절연막(340)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다.
이 후, 층간 절연막(340)에 통상의 사진 식각 공정을 실시하여, 기판(101) 상에 형성된 다수의 게이트들(130, 140, 150, 160, 210, 220) 및/또는 불순물 영역들(120, 170, 230, 240)의 표면을 선택적으로 노출시키는 콘택 홀(342)을 형성한다. 콘택 홀(342)을 형성시, 산화막으로 이루어진 층간 절연막(340)은 수소 패시베이션용 절연막(330), 즉, 실리콘 질화막 상면에서 건식 식각 공정이 정지될 수 있다. 이에 따라, 층간 절연막(340)에 대한 선택적 식각 공정 후, 오버 에치를 통해 순차적으로 수소 패시베이션용 절연막(330) 및 스트레스막 패턴(315)을 제거한다.
다음으로, 도 5를 참조하면, 게이트들(130, 140, 150, 160, 210, 220) 및/또는 불순물 영역들(120, 170, 230, 240)의 표면을 노출시키는 콘택 홀(342) 내에 금속 물질을 매립하고, 금속 물질을 평탄화함으로써, 층간 절연막(340) 내에, 게이트들(130, 140, 150, 160, 210, 220) 및/또는 불순물 영역들(120, 170, 230, 240)과 선택적으로 연결된 콘택(350)이 완성될 수 있다.
이 후, 콘택(350)들 상에는 단위 픽셀 영역 및/또는 로직 영역 내의 소자들을 전기적으로 연결하는 금속 배선 공정이 진행될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀 영역 및 로직 영역의 단면도이다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 단위 픽셀 101: 기판
103: P형 딥 웰 105: N-웰
107: 소자 분리막 110: 포토다이오드
112: N형 포토다이오드 114: P형 포토다이오드
120: 플로팅 확산 영역 130: 트랜스퍼 게이트
140: 리셋 게이트 150: 드라이브 게이트
160: 선택 게이트 170: 불순물 영역
210: NMOS 게이트 220: PMOS 게이트
230, 240: 소스/드레인 영역 310: 스트레스막
315: 스트레스막 패턴 325: 마스크 패턴
330: 수소 패시베이션용 절연막 340: 층간 절연막
350: 콘택
Claims (23)
- 기판;상기 기판 상에 형성된 다수의 게이트 전극;적어도 일부가 상기 게이트 전극과 오버랩되지 않도록 상기 기판 내에 형성된 광전 변환 소자;상기 기판 및 상기 다수의 게이트 전극 상의 스트레스막 패턴; 및상기 광전 변환 소자 상의 수소 패시베이션용 절연막을 포함하는 이미지 센서.
- 제 1 항에 있어서,상기 수소 패시베이션용 절연막은 상기 스트레스막 패턴 상으로 연장되어 있는 이미지 센서.
- 제 1 항에 있어서,상기 스트레스막 패턴은 상기 게이트 전극에 인장 스트레스 또는 압축 스트레스를 제공하는 이미지 센서.
- 제 3 항에 있어서,상기 스트레스막 패턴은 실리콘 산질화막으로 형성된 이미지 센서.
- 제 1 항에 있어서,상기 수소 패시베이션용 절연막은 수소를 포함하는 실리콘 질화막으로 형성된 이미지 센서.
- 제 1 항에 있어서,상기 수소 패시베이션용 절연막 상에 형성된 층간 절연막; 및상기 층간 절연막 내에 형성되며, 상기 게이트 전극과 선택적으로 연결된 콘택을 더 포함하는 이미지 센서.
- 픽셀 영역 및 로직 영역이 정의된 기판;상기 픽셀 영역 및 상기 로직 영역의 기판에 형성된 다수의 트랜지스터들;상기 픽셀 영역의 트랜지스터들 중 하나의 트랜지스터 일측의 기판 내에 형성된 광전 변환 소자;상기 기판 및 상기 트랜지스터들의 표면을 컨포말하게 덮되, 상기 픽셀 영역의 광전 변환 소자를 노출시키는 스트레스막 패턴; 및상기 광전 변환 소자의 상면 및 상기 스트레스막 패턴의 상면을 따라 컨포말하게 형성된 수소 패시베이션용 절연막을 포함하는 이미지 센서.
- 제 7 항에 있어서,상기 로직 영역의 기판에 형성된 트랜지스터들은 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 이미지 센서.
- 제 8 항에 있어서,상기 픽셀 영역의 기판에 형성된 트랜지스터들은 전하 전송 소자, 전하 검출 영역, 리셋 소자, 증폭 소자 및 선택 소자를 포함하는 이미지 센서.
- 제 9 항에 있어서,상기 광전 변환 소자는 상기 전하 전송 소자 일측의 기판 내에 형성된 이미지 센서.
- 제 7 항에 있어서,상기 스트레스막 패턴은 상기 픽셀 영역 및 상기 로직 영역에 형성된 상기 트랜지스터들에 인장 스트레스 또는 압축 스트레스를 제공하는 이미지 센서.
- 제 11 항에 있어서,상기 스트레스막 패턴은 실리콘 산질화막으로 형성된 이미지 센서.
- 제 7 항에 있어서,상기 수소 패시베이션용 절연막은 수소를 포함하는 실리콘 질화막으로 형성 된 이미지 센서.
- 제 7 항에 있어서,상기 수소 패시베이션용 절연막 상에 형성된 층간 절연막; 및상기 층간 절연막 내에 형성되며, 상기 픽셀 영역 및 상기 로직 영역에 형성된 상기 트랜지스터들과 선택적으로 연결된 콘택을 더 포함하는 이미지 센서.
- 픽셀 영역 및 로직 영역이 정의된 기판을 제공하고,상기 픽셀 영역 및 상기 로직 영역의 기판 상에 다수의 트랜지스터들을 형성하고,상기 픽셀 영역의 트랜지스터들 중 하나의 트랜지스터 일측의 기판 내에 광전 변환 소자를 형성하고,상기 기판 및 상기 트랜지스터들의 표면을 컨포말하게 덮되, 상기 픽셀 영역의 광전 변환 소자를 노출시키는 스트레스막 패턴을 형성하고,상기 광전 변환 소자의 상면 및 상기 스트레스막 패턴의 상면을 따라 컨포말하게 수소 패시베이션용 절연막을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제 15 항에 있어서, 상기 다수의 트랜지스터들을 형성하는 것은,상기 로직 영역의 기판에 NMOS 트랜지스터 및 PMOS 트랜지스터를, 상기 픽셀 영역의 기판에 전하 전송 소자, 전하 검출 영역, 리셋 소자, 증폭 소자 및 선택 소자를 형성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제 16 항에 있어서,상기 광전 변환 소자를 형성하는 것은, 상기 전하 전송 소자 일측의 기판 내에 형성하는 이미지 센서의 제조 방법.
- 제 15 항에 있어서, 상기 스트레스막 패턴을 형성하는 것은,상기 픽셀 영역 및 상기 로직 영역의 기판 및 상기 다수의 트랜지스터들의 표면을 따라 컨포말하게 스트레스를 제공하는 스트레스막을 형성하고,상기 광전 변환 소자의 상부를 노출시키는 마스크 패턴을 형성하고,상기 마스크 패턴을 이용하여, 상기 스트레스막을 식각함으로써 상기 스트레스막 패턴을 완성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제 18 항에 있어서,상기 스트레스막은 상기 픽셀 영역 및 상기 로직 영역에 형성된 상기 트랜지스터들에 인장 스트레스 또는 압축 스트레스를 제공하는 이미지 센서의 제조 방법.
- 제 19 항에 있어서,상기 스트레스막은 실리콘 산질화막으로 형성하는 이미지 센서의 제조 방법.
- 제 15 항에 있어서,상기 수소 패시베이션용 절연막은 수소를 포함하는 실리콘 질화막으로 형성하는 이미지 센서의 제조 방법.
- 제 21 항에 있어서,상기 실리콘 질화막은 플라즈마 화학 기상 증착 방법으로 형성하는 이미지 센서의 제조 방법.
- 제 15 항에 있어서,상기 수소 패시베이션용 절연막 상에 층간 절연막을 형성하고,상기 수소 패시베이션용 절연막 및 상기 스트레스막 패턴을 식각 정지막으로 이용하여, 상기 다수의 트랜지스터들을 선택적으로 노출시키는 콘택 홀을 형성하고,상기 콘택 홀 내에 도전 물질을 매립하여 콘택을 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
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