JP4793402B2 - 固体撮像装置とその製造方法、及び電子機器 - Google Patents

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Description

本発明は、固体撮像装置とその製造方法、及びこの固体撮像装置を備えた電子機器に関する。
固体撮像装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される増幅型固体撮像装置と、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送方固体撮像装置に大別される。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。また、近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＣＭＯＳイメージセンサが多くも用いられている。
ＣＭＯＳ固体撮像装置では、周辺回路部をシリサイド化し、画素部をシリサイド化しないように構成されている。すなわち、周辺回路部のＣＭＯＳトランジスタに対しては、そのポリシリコンによるゲート電極とソース・ドレイン領域の表面に、金属シリサイド層を形成して、低抵抗化を図っている。一方、画素部に対しては、金属シリサイド層から発生する電子による悪影響を避けるために、シリサイド化しないようにしている。金属シリサイド層は固定の電子を多く有しており、この電子が光電変換素子であるフォトダイオードに洩れこむことにより、暗電流が発生し易くなり、画像を劣化させる。そのために、画素部ではシリサイド化を防いでいる。通常は、周辺回路部をシリサイド化する際に、画素部をシリサイドブロック膜で保護している。シリサイドブロック膜で画素部を被覆する構成は、例えば特許文献１、２においても開示されている。
図１３及び図１４に、従来のＣＭＯＳ固体撮像装置における画素部及び周辺回路部の要部の概略構成を示す。この固体撮像装置１０１は、図１３に示すように、半導体基板１０２に複数の画素が配列された画素部１０３と、画素部１０３の周辺に形成されたロジック回路からなる周辺回路１０４を有して構成される。画素部１０３では、第１導電型の半導体層１２２とその上の例えばシリコン酸化層などの絶縁層１２３とによる素子分離部１２１が形成される。この素子分離部１２１で区画されるように、光電変換素子となるフォトダイオード（ＰＤ）１０７と複数の画素トランジスタ１０８からなる画素１１０が複数、２次元的に配列される。図１３では画素トランジスタ１０８を代表して示しており、ソース・ドレイン領域１０９と図示しないゲート絶縁膜及びゲート電極とを有して画素トランジスタ１０８が構成される。
画素１１０の上方には、後述する周辺回路部１０４のＣＭＯＳトランジスタのシリサイド化の際に影響を受けないように、例えばシリコン窒化膜などによるシリサイドブロック膜１１１が画素部１０３全域に被着形成される（図１３及び図１４参照）。このシリサイドブロック膜１１１上に層間絶縁膜１１２を介して多層の配線１１３が形成された多層配線層１１４が形成される。さらに、その上にオンチップカラーフィルタ１１５及びオンチップマイクロレンズ１１６が形成される。図１４に示す単位画素は、フォトダイオード（ＰＤ）１０７と、３つの画素トランジスタ、すなわち転送トランジスタＴｒ１と、リセットトランジスタＴｒ２と、増幅トランジスタＴｒ３とで構成される。転送トランジスタＴｒ１は、フォトダイオード１０７とフローティングディフージョン（ＦＤ）となるソース・ドレイン領域１０９１と、転送ゲート電極１６１とにより構成される。リセットトランジスタＴｒ２は、対のソース・ドレイン領域１０９１、１０９２とリセットゲート電極１６２とにより構成される。増幅トランジスタＴｒ３は、対のソース・ドレイン領域１０９２，１０９３と増幅ゲート電極１６３とにより構成される。
周辺回路部１０４では、半導体基板１０２に溝１２６内に例えばシリコン酸化層などの絶縁層１２７を埋め込んでなるＳＴＩ（Shallow Trench Isolation）構造の素子分離部１２５が形成される。この素子分離部１２５で区画されるように、ｎチャネルＭＯＳトランジスタ１２８とｐチャネルＭＯＳトランジスタ１２９から成る複数のＣＭＯＳトランジスタ１３０が形成される。ｎチャネルＭＯＳトランジスタ１２８は、ｐ型半導体ウェル領域１３２に形成した対のｎ型のソース・ドレイン領域１３３，１３４と、ゲート絶縁膜１３５を介して形成した例えばポリシリコンからなるゲート電極１３６とを有して構成される。ｐチャネルＭＯＳトランジスタ１２９は、ｎ型半導体ウェル領域１４２に形成した対のｐ型のソース・ドレイン領域１４３，１４４と、ゲート絶縁膜１３５を介して形成した例えばポリシリコンからなるゲート電極１４６とを有して構成される。各ゲート電極１３６，１４６の側壁には絶縁層からなるサイドウォール（側壁膜）１５１が形成される。ｎチャネル及びｐチャネルのＭＯＳトランジスタ１２８，１２９は、ソース・ドレイン領域１３３，１３４，１４３，１４４が低濃度領域と高濃度領域を有しており、いわゆるＬＤＤ構造に構成される。
そして、周辺回路部１０４に形成されたｎチャネル及びｐチャネルのＭＯＳトランジスタ１２８及び１２９では、金属シリサイド化される。すなわち、ゲート電極１３６及び１４６の表面と、ソース・ドレイン領域１３３、１３４、１４３、１４４の表面に、例えばＣｏシリサイド層などの金属ジリサイド層１５２が形成される。
特開２００５−２２３０８５号公報 特開２００５−２６００７７号公報
ところで、固体撮像装置においては、画素サイズの縮小に伴い、Ｓ／Ｎの低下が問題となっている。ノイズの要因としては、図１４に示した画素部１０３の全域上にシリサイドブロック膜１１１が形成されていることが挙げられる。すなわち、画素部１０３の全面にシリサイドブロック膜１１１を形成した後、周辺回路部１０４におけるシリサイド化のための熱処理が行われる。この熱処理で、半導体基板１０２とシリサイドブロック膜１１１となる例えばシリコン窒化膜との熱膨張係数の違いにより反りが発生し、画素部１０３とシリサイドブロック膜１１１との間にストレスが発生する。ストレスの発生は、電子の湧き出し、電子トラップの発生につながり、ノイズ発生の要因となる。
シリサイドブロック膜によるノイズ発生を解決するために、画素部のシリサイドブロック膜を除去する構成が考えられるが、画素部のシリコン上に金属シリサイド層を形成することは、画素特性の低下を招く。すなわち、画素部において金属シリサイド層が形成されると、ジャンクションリークの増大や、金属シリサイド層からの汚染による前述した暗電流の発生、白点の発生などがあり、画素特性が低下する。
このように、固体撮像装置においては、画素部のシリサイドブロック膜を画素上に残すことによる画素特性の悪化、画素部をシリサイド化することでのジャンクションリークや白点などに起因した画素特性の悪化があった。
さらに、周辺回路部と同時にサイドウォールを兼ねたシリサイドブロック膜を一度除去し、画素部のシリサイドブロック膜を付けなおし、その後シリサイド化を行う。この場合は工程増になる。
本発明は、上述の点に鑑み、製造工程数を増加させることなく、画素特性を改善できる固体撮像装置とその製造方法を提供するものである。
また、本発明は、このような固体撮像装置を備えた電子機器を提供するものである。
本発明に係る固体撮像装置は、光電変換部と複数の画素トランジスタからなる複数の画素が配列された画素部と、複数のＭＯＳトランジスタが形成された周辺回路部と、画素部内の各画素を区画する、表面に絶縁膜を有する拡散分離構造、選択酸化による絶縁分離構造、もしくはＳＴＩ構造のいずれかによる素子分離部と、周辺回路部の前記ＭＯＳトランジスタに形成された金属シリサイド層と、各画素の全域に対応する領域を残し画素部の素子分離部に対応する領域の一部または全部を除いて形成されたシリサイドブロック膜とを有する。
本発明の固体撮像装置では、画素部上において、素子分離部に対応する一部または全部を除いてシリサイドブロック膜が形成されるので、シリサイドブロック膜の面積が減り、シリサイドブロック膜と半導体基板との熱膨張差による反りが緩和される。反りに起因したストレス発生が無く、ストレスに起因したノイズ発生が抑制される。各画素の全域ではシリサイドブロック膜が形成され、金属シリサイド層が形成されないので、ジャンクションリークや、暗電流、白点の発生が抑制される。
本発明に係る固体撮像装置の製造方法は、光電変換部と複数の画素トランジスタからなる複数の画素が配列され、各画素を区画する、表面に絶縁膜を有する拡散分離構造、選択酸化による絶縁分離構造、もしくはＳＴＩ構造のいずれかによる素子分離部が形成された画素部と、複数のＭＯＳトランジスタが形成された周辺回路部を形成する工程を有する。さらに、画素部の全域にシリサイドブロック膜を形成する工程と、各画素の全域に対応する領域の前記シリサイドブロック膜を残し画素部における前記素子分離部の一部または全部に対応する領域の前記シリサイドブロック膜を選択的に除去する工程と、画素部及び周辺回路部に金属膜を形成し、周辺回路部の複数のＭＯＳトランジスタにおいて金属シリサイド層を形成する工程と、残余の金属膜を除去する工程とを有する。
本発明の固体撮像装置の製造方法では、画素部におけるシリサイドブロック膜の素子分離部の一部または全部に対応する領域を選択的に除去する工程を有することにより、シリサイドブロック膜の被着面積が減る。その後のシリサイド化の熱処理において、半導体基板とシリサイドブロック膜との熱膨張差による基板の反りが緩和される。画素部では必要部分にはシリサイドブロック膜を形成するので、ジャンクションリークや、暗電流、白点が抑制された固体撮像装置の製造ができる。
本発明に係る電子機器は、固体撮像装置と、固体撮像装置の光電変換素子に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は上記本発明の固体撮像装置で構成される。
本発明の電子機器では、上記本発明に係る固体撮像装置を備えるので、画質の向上が図れる。
本発明によれば、製造工程数を増加させることなく、固体撮像装置の画素特性を改善することができる。
以下、図面を参照して本発明の実施の形態を説明する。
図１に、本発明に適用される固体撮像装置、すなわちＣＭＯＳ固体撮像素子の一例の概略構成を示す。本例の固体撮像装置１は、半導体基板１１例えばシリコン基板に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素部（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２は、光電変換素子となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる、その他、例えば選択トランジスタを追加して４つのトランジスタで構成することもできる。これら単位画素の等価回路は通常と同様であるので、詳細説明を省略する。
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成し、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素部３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとに黒基準画素（有効画素領域の周囲に形成される）からの信号によってノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。
画素部３及び周辺回路部が形成された基板１１の上方には、層間絶縁膜を介して多層配線層が形成される。また、画素部３では、多層配線層の上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。撮像領域の画素部以外の領域、より詳しくは、周辺回路部と撮像領域のフォトダイオード（いわゆる受光部）を除く他部領域とに遮光膜が形成される。この遮光膜は、例えば多層配線層の最上層の配線層で形成することができる。
そして、本実施の形態に係る固体撮像装置は、上述のＣＭＯＳ固体撮像装置に適用されるものであるが、この例に限るものではない。
図２及び図３に、本発明の第１実施の形態に係る固体撮像装置を示す。図２は、半導体基板２２、例えばシリコン基板に形成した画素部（撮像領域）２３と、周辺回路部２４との要部を示した構成図である。図３は、画素部２３における複数の画素が配列された要部の平面図である。本実施の形態に係る固体撮像装置２１は、半導体基板２２に複数の画素が配列された画素部２３と、画素部２３の周辺に形成された例えばロジック回路からなる周辺回路部２４とを有して成る。
画素部２３では、光電変換素子２６となるフォトダイオード（ＰＤ）と複数の画素トランジスタ２７からなる画素２５が複数、２次元的に配列される。図２では複数の画素トランジスタを１つの画素トランジスタ２７で代表して示しており、ソース・ドレイン領域２８と図示しないゲート絶縁膜と例えばポリシリコン膜によるゲート電極とを有して画素トランジスタ２７が構成される。画素２５の上方には、層間絶縁膜３１を介して多層の配線３２を形成した多層配線層３３が形成される。この多層配線層３３上には、平坦化膜を介してさらにオンチップカラーフィルタ３４及びオンチップマイクロレンズ３５が形成される。
本例では信号電荷として電子を用いている。各画素２５は、素子分離部３７により区画されている。この素子分離部３７は、半導体基板２２に形成したｐ型の半導体層３８とその上に形成した例えばシリコン酸化膜などによる絶縁膜３９とからなる、いわゆる拡散分離構造を有して構成される。画素部２３での素子分離部３７としては、図４に示すように、拡散分離構造（図４Ｃ参照）の他、選択酸化（ＬＯＣＯＳ）によるシリコン酸化層４１を用いた、いわゆる絶縁分離構造（図４Ａ参照）で構成することもできる。あるいは、素子分離部３７としては、半導体基板２２に溝４２を形成してこの溝４２内に例えばシリコン酸化膜などの絶縁膜４３を埋め込んだ、いわゆるシャロートレンチアイソレーショ（ＳＴＩ）構造（図４Ｂ参照）で構成することもできる。図４Ｂでは絶縁層４３と半導体基板２２との界面近傍にｐ＋半導体層４４が形成される。
フォトダイオード２６としては、図示しないが、半導体基板２２の第１導電型であるｐ型半導体ウェル領域に、第２導電型のｎ型の電荷蓄積領域とその表面の絶縁膜４０、例えばシリコン酸化膜との界面近傍に形成された暗電流抑制のためのｐ＋半導体領域（いわゆるホールアキュミュレーション層）とを有して構成される。
周辺回路部２４では、ｎチャネルＭＯＳトランジスタ５１ＮとｐチャネルＭＯＳトランジスタ５１Ｐから成るＣＭＯＳトランジスタで構成されたロジック回路が形成され、同様に層間絶縁膜３１を介して多層の配線を形成した多層配線層が形成される。各ＭＯＳトランジスタ５１Ｎ、５１Ｐは、半導体基板２２に形成した溝５３内に例えばシリコン酸化層５４を埋め込んで形成したＳＴＩ構造の素子分離部５５により区画される。
ｎチャネルＭＯＳトランジスタ５１Ｎは、ｐ型半導体ウェル領域８１に形成した対のｎ型ソース・ドレイン領域５６，５７と、ゲート絶縁膜５８と、例えばポリシリコン膜からなるゲート電極５９とにより構成される。ｐチャネルＭＯＳトランジスタ５１Ｐは、ｎ型半導体ウェル領域８２に形成した対のｐ型ソース・ドレイン領域６１，６２と、ゲート絶縁膜６３と、例えばポリシリコン膜からなるゲート電極６４とにより構成される。ｎチャネルＭＯＳトランジスタ５１Ｎ及びｐチャネルＭＯＳトランジスタ５１Ｐのそれぞれのゲート電極５９及び６４の側壁には、絶縁膜によるサイドウォール（側壁膜）６５が形成される。ソース・ドレイン領域５６，５７，６１，６２は、高濃度領域と低濃度領域を有して構成される。
本例の画素２５は、図３に示すように、光電変換素子２６となるフォトダイオードと、３つの画素トランジスタ、すなわち転送トランジスタＴｒ１、リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３とで構成される。転送トランジスタＴｒ１は、フォトダイオード２６とフローティングディフージョン（ＦＤ）となるソース・ドレイン領域２８１と、転送ゲート電極６７とにより構成される。リセットトランジスタＴｒ２は、対のソース・ドレイン領域２８１，２８２とリセットゲート電極６８とにより構成される。増幅トランジスタＴｒ３は、対のソース・ドレイン領域２８２，２８３と増幅ゲート電極６９とにより構成される。
そして、本実施の形態においては、特に、画素部２３にシリサイドブロック膜７１が形成されるが、一部除去されていて画素部２３の全域には形成されない。すなわち、シリサイドブロック膜７１は、画素部２３において、素子分離部３７上の一部または全部に対応する領域を除いて他部領域に形成される。本例では、成膜されたシリサイドブロック膜７１の一部に、素子分離部３７の絶縁層３９の一部が臨む開口部７２が形成される。このとき、開口部７２は、ゲート電極６７〜６９の素子分離部３７上に延長する部分には形成されない。従って、金属シリサイド層は、画素部２３上には形成されない。
一方、周辺回路部２４のＣＭＯＳトランジスタの各ｎチャネル、ｐチャネルのＭＯＳトランジスタ５１Ｎ，５１Ｐは、シリコンと高融点金属と反応させなる金属シリサイド層５０が形成される。すなわち、ソース・ドレイン領域５６，５７，６１，６２の表面と、ポリシリコンによるゲート電極５９，６４の表面に金属シリサイド層５０が形成される。金属シリサイド層５０としては、高融点金属シリサイド、例えばＣｏシリサイド層を用いることができる。
次に、図５〜図１０を用いて、第１実施の形態の固体撮像装置２１の製造方法の一実施の形態を説明する。
先ず、図５に示すように、半導体基板２２の画素部２３において、ｐ型半導体層３８と絶縁層３９からなる素子分離部３７を形成する。素子分離部３７で区画された領域上に、例えばシリコン酸化膜などによるゲート絶縁膜４０を介して複数の画素トランジスタとなる転送トランジスタＴｒ１、リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３の各ゲート電極６７，６８及び６９を形成する。素子分離部３７及び各ゲート電極６７〜６９をマスクに、半導体基板２２にフォトダイオード（ＰＤ）２６と各ソース・ドレイン領域２８１、２８２，２８３を形成する。フォトダイオード２６は、ｎ型の電荷蓄積領域２６１とその表面に暗電流抑制のためのｐ＋半導体層２６２を形成して構成される。素子分離部３７及び各ゲート電極６７〜６９をマスクに、半導体基板２２に各ｎ型ソース・ドレイン領域２８１〜２８３の一部となる低濃度領域２８１ａ，２８２ａ及び２８３ａを形成する。
一方、周辺回路部２４において、ＳＴＩ構造の素子分離部５５を形成する。この素子分離部５５で区画されるように半導体基板２２にｐ型半導体ウェル領域８１及びｎ型半導体ウェル領域８２を形成する。各ｐ型半導体ウェル領域８１、ｎ型半導体ウェル領域８２上には、例えばシリコン酸化膜などによるゲート絶縁膜５８、６３を介してゲート電極５９、６４を形成する。この素子分離部５５と各ゲート電極５９、６４をマスクに、ｐ型半導体ウェル領域８１に対のｎ型のソース・ドレイン領域５６、５７の一部となる低濃度領域５６ａ，５７ａをイオン注入で形成し、ｎ型半導体ウェル領域８２に対のｐ型のソース・ドレイン領域６１，６２の一部となる低濃度領域６１ａ，６２ａをイオン注入で形成する。
そして、半導体基板２２の全面上に、順次多層の絶縁膜、すなわち第１絶縁膜である例えばシリコン酸化膜８４、第２絶縁膜である例えばシリコン窒化膜によるシリサイドブロック膜７１と、第３絶縁膜である例えばシリコン酸化膜８５とを成膜する。
次に、図６に示すように、第３絶縁膜のシリコン酸化膜８５をエッチバックして、画素部２３側の各ゲート電極６７〜６９の側壁のみにシリコン酸化膜８５を残す。同時に、周辺回路部２４側の各ゲート電極５９，６４の側壁にのみシリコン酸化膜８５を残す。
次に、図７に示すように、画素部２３において、素子分離部３７の一部もしくは全部に対応した領域にのみ、本例では一部（図３参照）に対応した領域にのみ開口部８７Ａを有するレジストマスク８７を形成する。
次に、この状態でエッチングして、レジスト剥離することにより、図８に示すように、画素部２３ではレジストマスク８７の開口部８６に臨むシリサイドブロック膜７１及びその下のシリコン酸化膜８４を選択敵に除去し、素子分離部３７の絶縁層３９を露出する。周辺回路部２４では、各ゲート電極５９，６４の側壁に第１絶縁膜のシリコン酸化膜８４と第２絶縁膜のシリサイドブロック膜７１第３絶縁膜のシリコン酸化膜８５による３層構造のサイドウォール（側壁膜）６５を形成する。周辺回路部２４における、ポリシリコンからなる各ゲート電極５９，６４の表面、及び各ソース・ドレイン領域５６及び５７、６１及び６２の表面は露出する。
周辺回路部２４では、ゲート電極５９，６４、サイドウォール６５及びＳＴＩ構造の素子分離部５５をマスクにイオン注入により、ｎ型のソース・ドレイン領域５６，５７の一部となる高濃度領域５６ｂ，５７ｂ、及びｐ型のソース・ドレイン領域６１，６２の一部となる高濃度領域６１ｂ、６２ｂを選択的に形成する。一方、画素部２３においては、各ゲート電極６７〜６９の側壁に第１絶縁膜のシリコン酸化膜８４と第２絶縁膜のシリサイドブロック膜７１と第３絶縁膜のシリコン酸化膜８５の３層構造のサイドウォール（側壁膜）８６が形成される。このサイドウォール８６及びゲート電極６７〜６９をマスクに、イオン注入で各ｎ型のソース・ドレイン領域２８１〜２８３の一部となる高濃度領域２８１ｂ〜２８３ｂを形成する。
次に、図９に示すように、画素部２３及び周辺回路部２４の全面上に、高融点金属、例えばコバルト（Ｃｏ）膜８８を堆積する。
次に、図１０に示すように、熱処理して周辺回路部２４においてコバルト（Ｃｏ）と、これに接触しているシリコン領域であるゲート電極表面及びｎ型、ｐ型のソース・ドレイン領域とを反応させる。これにより、ゲート電極５９，６４の表面及びｎ型、ｐ型のソー・ドレイン領域５６，５７，６１，６２の表面に金属シリサイド層５０、すなわちＣｏシリサイド層を形成する。画素部２３においては、コバルト（Ｃｏ）膜８８は素子分離部３７の絶縁層３９上、及びシリサイドブロック膜７１上に堆積されるので、Ｃｏシリサイド層５０は形成されない。シリサイド化した後、残余のコバルト（Ｃｏ）膜８８は除去される。
これにより、周辺回路部２４ではシリサイド化されたｎチャネルＭＯＳトランジスタ５１Ｎ及びｐチャネルＭＯＳトランジスタ５１ＰからなるＣＭＯＳトランジスタが形成される。また、画素部２３ではシリサイド化されないフォトダイオード２６及び画素トランジスタＴｒ１〜Ｔｒ３からなる画素が形成される。すなわち、画素部２３の素子分離部３７の一部に、開口部７２によりシリサイドブロック膜７１が形成されない領域を有する、目的の固体撮像装置２１を得る。
第１実施の形態に係る固体撮像装置２１によれば、周辺回路部２４ではシリサイド化されたＭＯＳトランジスタ５１Ｎ，５１Ｐが形成され、画素部２３ではシリサイドブロック膜７１によりシリサイド化されない画素が形成される。しかも、画素部２３に形成されるシリサイドブロック膜７１は、素子分離部３７上に対応する部分のみが除去されて開口部７２が形成される。シリサイドブロック膜７１が画素部２３の全面に形成されず、全体としてシリサイドブロック膜７１が除去された部分が分布する形になっている。つまり、シリサイドブロク膜７１の被着面積が小さくなっているので、シリサイド化のための熱処理に起因した半導体基板２２の反りが緩和される。従って、基板の反りによるストレスの発生がなく、ストレスに起因したノイズ発生が抑制される。画素部２３の素子分離部３７上にコバルト（Ｃｏ）膜８８が付着されても、シリサイド化の後にはコバルト（Ｃｏ）膜８８が除去され、画素部２３にはＣｏシリサイド層が形成されない。これにより、画素におけるジャンクションリークや、Ｃｏシリサイド層からの汚染がなく、暗電流の発生、白点の発生が抑制される。
本実施の形態の固体撮像装置２１の製造に際しても、画素部２３におけるシリサイドブロック膜７１の一部除去工程は、周辺回路部２４でのシリサイドブロック膜７１の除去と同時に行われるので、製造工程を増加することがない。シリサイドブロック膜７１が、画素トランジスタのゲート電極のサイドウォール８６、及び周辺回路部２４でのゲート電極のサイドウォール６５を兼ねているので、製造工程の削減を図ることができる。
このように、本実施の形態においては、製造工程数を増加させることなく、画素特性を改善することができる。
図１１に、本発明の第２実施の形態に係る固体撮像装置を示す。図１１は、第１実施の形態の図３と同様の、画素部２３における複数の画素が配列された要部の平面図である。本実施の形態に係る固体撮像装置９１は、シリサイドブロック膜７１を画素部全域に形成せず、素子分離部３７上と、画素トランジスタにおけるゲート電極の素子分離部３７上に延長する部分とのみを除いて、シリサイドブロック膜７１を形成する。すなわち、画素部２３上のシリサイドブロック膜７１には、素子分離部３７上と、転送ゲート電極６７、リセットゲート電極６８及び増幅ゲート電極６９の素子分離部３７上に延長する部分のみに開口部７２が形成される。このゲート電極の延長する部分が臨む開口部７２は、画素トランジスタの半導体領域にかからないように、画素トランジスタの半導体領域から離れて形成される。
そして、周辺回路部２４側のシリサイド化の工程で、画素部２３のシリサイドブロック膜７１で覆われないゲート電極の延長する部分も同時にシリサイド化され、例えばＣｏシリサイド層５０が形成される。
その他の構成は、前述した第１実施の形態と同様であるので、図３と対応する部分には同一符号を付して重複説明を省略する。
第２実施の形態に係る固体撮像装置の製造方法は、前述の図７、図８のシリサイドブロック膜の一部除去工程で、開口部７２をゲート電極６７〜６９の素子分離部３７上に延長する部分が露出するようなパターンに形成する。それ以外は前述の製造工程と同様にすることで、第２実施の形態の固体撮像装置９１を製造することができる。
第２実施の形態に係る固体撮像装置９１によれば、画素部２３において、素子分離部３７上及びゲート電極の素子分離部３７へ延長する部分上のみに開口部７２を有するシリサイドブロック膜７１が形成される。この開口部７２に臨むゲート電極の延長する部分上には金属シリサイド層５０が形成されるが、この金属シリサイド層５０は最終的にフォトダイオード２６と直接つながった基板のシリコン上には形成されない。従って、このゲート電極の延長する部分上の金属シリサイド層５０に起因した画素特性の悪化は生じない。
ゲート電極の素子分離部３７上へ延長する部分を含めて、シリサイドブロック膜７１の開口部７２を形成しているので、開口部７２の面積を広くすることができ、その分、さらに基板の反りを抑制し、画素特性を向上することができる。その他、第１実施の形態で述べたと同様の効果を奏する。
さらに、本発明の第３実施の形態に係る固体撮像装置は、図示しないが、シリサイドブロック膜７１を画素部全域に形成せず、素子分離部３７上と、画素トランジスタにおけるゲート電極上のみを除いて、シリサイドブロック膜７１を形成する。すなわち、画素部２３上のシリサイドブロック膜７１には、素子分離部３７上と、転送ゲート電極６７、リセットゲート電極６８及び増幅ゲート電極６９の全てあるいはその一部に開口部７２が形成される。
そして、周辺回路部２４側のシリサイド化の工程で、画素部２３のシリサイドブロック膜７１で覆われないゲート電極も同時にシリサイド化され、例えばＣｏシリサイド層５０が形成される。
その他の構成は、前述した第１実施の形態と同様であるので、図３と対応する部分には同一符号を付して重複説明を省略する。
第３実施の形態に係る固体撮像装置においても、前述した実施の形態と同様の効果を奏する。
本発明に係る固体撮像装置は、上例のエリアイメージセンサの他、リニアイメージセンサ等にも適用できる。
本発明に係る固体撮像装置は、固体撮像装置を備えたカメラ、カメラ付き携帯機器、固体撮像装置を備えたその他の機器、等の電子機器に適用することができる。
図１２に、本発明の電子機器の一例としてカメラに適用した実施の形態を示す。本実施の形態に係るカメラ９３は、光学系（光学レンズ）９４と、固体撮像装置９５と、信号処理回路９６とを備えてなる。固体撮像装置９５は、上述した各実施の形態のいずれか１つの固体撮像装置が適用される。光学系９４は、被写体からの像光（入射光）を固体撮像装置９５の撮像面上に結像させる。これにより、固体撮像装置９５の光電変換素子において一定期間信号電荷が蓄積される。信号処理回路９６は、固体撮像装置９５の出力信号に対して種々の信号処理を施して出力する。本実施の形態のカメラ９３は、光学系９４、固体撮像装置９５、信号処理回路９６がモジュール化したカメラモジュールの形態を含む。
本発明は、図１２のカメラ、あるいはカメラモジュールを備えた例えば携帯電話に代表されるカメラ付き携帯機器などを構成することができる。
さらに、図１２の構成は、光学系９４、固体撮像装置９５、信号処理回路９６がモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。
本実施の形態に係る電子機器によれば、固体撮像装置における画素特性が優れており、高画質が得られ、高性能の電子機器を提供することができる。
上例では本発明を１つのフォトダイオードと複数の画素トランジスタからなる単位画素を複数、配列した固体撮像装置に適用した場合について説明した。しかし、本発明の固体撮像装置は、複数のフォトダイオード及び転送トランジスタと、各１つの他の画素トランジスタとからなる、いわゆる共有画素を複数、配列した固体撮像装置にも適用することができる。
上例では信号電荷を電子とした固体撮像装置に適用したが、信号電荷を正孔とした固体撮像装置にも適用できる。
本発明に適用される固体撮像装置の一例を示す概略構成図である。 本発明に係る固体撮像装置の第１実施の形態を示す要部の断面図である。 本発明に係る固体撮像装置の第１実施の形態を示す画素部の要部の平面図である。 Ａ〜Ｃ 本発明に係る固体撮像装置の画素部に形成する素子分離部の実施の形態を示す断面図である。 本発明に係る固体撮像装置の実施の形態を示す製造工程図（その１）である。 本発明に係る固体撮像装置の実施の形態を示す製造工程図（その２）である。 本発明に係る固体撮像装置の実施の形態を示す製造工程図（その３）である。 本発明に係る固体撮像装置の実施の形態を示す製造工程図（その４）である。 本発明に係る固体撮像装置の実施の形態を示す製造工程図（その５）である。 本発明に係る固体撮像装置の実施の形態を示す製造工程図（その６）である。 本発明に係る固体撮像装置の第２実施の形態を示す画素部の要部の平面図である。 本発明に係る電子機器の概略構成図である。 従来の固体撮像装置の要部の断面図である。 従来の固体撮像装置の画素部の要部の平面図である。
符号の説明
１・・固体撮像装置、２・・画素、３・・画素部、４・・垂直駆動回路、５・・カラム信号処理回路、６・・水平駆動回路、７・・出力回路、８・・制御回路、９・・垂直信号線、１０・・水平信号線、２１・・固体撮像装置、２２・・半導体基板、２３・・画素部、２４・・周辺回路部、２５・・画素、２６・・光電変換素子、２７・・画素トランジスタ、３３・・多層配線層、３４・・オンチップカラーフィルタ、３５・・オンチップマイクロレンズ、３７・・素子分離部、５０・・金属シリサイド層、５１Ｎ・・ｎチャネルＭＯＳトランジスタ、５１Ｐ・・ｐチャネルＭＯＳトランジスタ、５５・・素子分離部、Ｔｒ１・・転送トランジスタ、Ｔｒ２・・リセットトランジスタ、Ｔｒ３・・増幅トランジスタ、６７・・転送ゲート電極、６８・・リセットゲート電極、６９・・増幅ゲート電極、７１・・シリサイドブロック膜、７２・・開口部

Claims (7)

  1. 光電変換部と複数の画素トランジスタからなる複数の画素が配列された画素部と、
    複数のＭＯＳトランジスタが形成された周辺回路部と、
    画素部内の各画素を区画する、表面に絶縁膜を有する拡散分離構造、選択酸化による絶縁分離構造、もしくはＳＴＩ構造のいずれかによる素子分離部と、
    前記周辺回路部の前記ＭＯＳトランジスタに形成された金属シリサイド層と、
    前記各画素の全域に対応する領域を残し前記画素部の前記素子分離部に対応する領域の一部または全部を除いて形成されたシリサイドブロック膜と
    を有する固体撮像装置。
  2. 前記シリサイドブロック膜が前記画素トランジスタのゲート電極の側壁膜を兼ねている
    請求項１記載の固体撮像装置。
  3. 前記画素部における画素トランジスタのゲートゲート電極の前記素子分離部上に延長する部分に金属シリサイド膜を有する
    請求項１又は２記載の固体撮像装置。
  4. 光電変換部と複数の画素トランジスタからなる複数の画素が配列され、各画素を区画する、表面に絶縁膜を有する拡散分離構造、選択酸化による絶縁分離構造、もしくはＳＴＩ構造のいずれかによる素子分離部が形成された画素部と、複数のＭＯＳトランジスタが形成された周辺回路部を形成する工程と、
    前記画素部の全域にシリサイドブロック膜を形成する工程と、
    前記各画素の全域に対応する領域の前記シリサイドブロック膜を残し前記画素部における前記素子分離部の一部または全部に対応する領域の前記シリサイドブロック膜を選択的に除去する工程と、
    前記画素部及び前記周辺回路部に金属膜を形成し、前記周辺回路部の複数のＭＯＳトランジスタにおいて金属シリサイド層を形成する工程と、
    残余の金属膜を除去する工程と
    を有する固体撮像装置の製造方法。
  5. 前記シリサイドブロック膜を、前記画素トランジスタのゲート電極の側壁膜を兼ねるように、前記画素部に形成する
    請求項４記載の固体撮像装置の製造方法。
  6. 前記シリサイドブロック膜を選択的に除去する工程において、前記画素トランジスタのゲート電極の前記素子分離部上に延長する部分のシリサイドブロック膜をも選択的に除去し、
    前記金属シリサイド層を形成する工程において、前記素子分離部上に延長するゲート電極の部分にも金属シリサイド層を形成する
    請求項４又は５記載の固体撮像装置の製造方法。
  7. 固体撮像装置と、
    前記固体撮像装置の光電変換素子に入射光を導く光学系と、
    前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
    前記固体撮像装置が請求項１乃至３のいずれかに記載の固体撮像装置で構成されている
    電子機器。
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