KR20090032706A - Ｃｍｏｓ 이미지 센서 - Google Patents
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Abstract
이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서는 기판 내에 형성되어 광전하를 축적하는 수광 소자, 수광 소자와 이격되어 기판 내에 형성되며, 수광 소자에 축적된 광전하를 전달받아 검출하는 검출 소자, 수광 소자 내에 축적된 광전하를 검출 소자로 전달하는 전하 전송 소자, MOS 트랜지스터로 이루어지며, 검출 소자에서 검출된 신호를 증폭하는 증폭 소자, 상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, 증폭 소자의 소스/드레인 영역 상부를 노출시키는 블록킹막 및 증폭 소자의 소스/드레인 영역 상에 스트레스를 제공하는 스트레스막을 포함한다.
증폭 소자, 스트레스, 노이즈
Description
본 발명은 CMOS 이미지 센서에 관한 것으로서, 더욱 상세하게는 저조도에서 발생하는 노이즈를 감소시킬 수 있는 이미지 센서에 관한 것이다.
일반적으로 이미지 센서(image sensor)란, 광학적 이미지를 전기적 신호로 변환시키는 반도체 소자이다. 이러한 이미지 센서는 크게 전하 결합 소자(CCD: Charge Coupled Device)와 CMOS 이미지 센서로 구분할 수 있다.
여기서, 전하 결합 소자란, 개개의 모스 캐패시터(MOS Capacitor)가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 그리고, CMOS 이미지 센서란, 제어 회로 및 신호처리 회로를 주변 회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 모스 트랜지스터(MOS Transistor)를 만들고 이것을 이용하여 차례 차례로 출력을 검출하는 스위칭(Switching) 방식을 이용하는 소자이다.
이 중, CMOS 이미지 센서는 일반적으로 빛을 감지하여 전기 신호를 발생시키는 액티브 픽셀 센서(APS: Active Pixel Sensor) 어레이 영역과, APS 어레이 영역에서 발생된 전기 신호를 처리하는 로직 영역(주변 회로 영역)으로 구분될 수 있 다. 여기서, APS 어레이 영역의 각 단위 픽셀들은 트랜스퍼 게이트 전극과, 트랜스퍼 게이트 전극 양측에 위치하는 포토 다이오드(photo diode) 및 플로팅 확산(floating diffusion) 영역을 포함한다.
액티브 픽셀 센서의 동작에 대해 간단히 설명하면, 포토 다이오드에서 빛을 감지하면 전자-홀 쌍(EHP: electron-hole pair)이 생성되어 축적되며, 축적된 전자-홀 쌍은 트랜스퍼 트랜지스터의 동작에 의해 플로팅 확산 영역으로 전달된다. 이에 따라 플로팅 확산 영역에서의 전위가 변화하게 되며, 이러한 전위 변화를 감지하여 출력한다.
CMOS 이미지 센서의 집적도가 급격히 증가함에 따라, 디자인 룰이 급격히 감소하면서, 이미지 센서 내 소자들 간의 거리가 점점 짧아지고 있다. 이와 같이 소자들 간의 거리가 짧아지게 되면, MOS 트랜지스터의 채널이 짧아지는 현상(즉, 단채널 효과: short channel effect)이 발생할 수 있다.
그리고, MOS 트랜지스터의 채널 길이가 짧아짐에 따라, 상부에 위치하는 막들에 의한 스트레스가 상대적으로 증가할 수 있으며, 이로 인해 채널의 전위가 변형(potential deformation)되어 에너지 밴드 갭(energy band-gap)이 이동될 수 있다. 이에 따라 채널의 특성이 변화하여, 저조도에서 발생하는 노이즈(dark noise)를 증가시키는 원인이 될 수 있다. 이와 같은 현상은 특히, 소자들 간의 간격이 좁은 증폭 소자 및 선택 소자에서 발생할 수 있다.
이에 따라, 본 발명이 해결하고자 하는 과제는 소자들에 가해지는 스트레스의 영향을 최적화하여 저조도에서 발생하는 노이즈를 감소시킬 수 있는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 제 1 실시예에 따 른 이미지 센서는 기판 내에 형성되어 광전하를 축적하는 수광 소자, 수광 소자와 이격되어 기판 내에 형성되며, 수광 소자에 축적된 광전하를 전달받아 검출하는 검출 소자, 수광 소자 내에 축적된 광전하를 검출 소자로 전달하는 전하 전송 소자, 검출 소자 연결되어, 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터, 상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막 및 MOS 트랜지스터의 소스/드레인 영역 상에 스트레스를 제공하는 스트레스막을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 제 2 실시예에 따른 이미지 센서는 기판 내에 형성되어 광전하를 축적하는 수광 소자, 수광 소자와 이격되어 기판 내에 형성되며, 수광 소자에 축적된 상기 광전하를 전달받아 검출하는 검출 소자, 수광 소자 내에 축적된 상기 광전하를 상기 검출 소자로 전달하는 전하 전송 소자, 검출 소자와 연결되어, 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터, 상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막 및 결과물을 컨포말하게 덮으며, 하부의 소자들에 스트레스를 제공하는 식각 정지막을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 제 3 실시예에 따른 이미지 센서는 기판 내에 형성되어 광전하를 축적하는 수광 소자, 수광 소자와 이격되어 기판 내에 형성되며, 수광 소자에 축적된 광전하를 전달받아 검출하는 검 출 소자, 수광 소자 내에 축적된 광전하를 검출 소자로 전달하는 전하 전송 소자, 검출 소자와 연결되어, 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터, 상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막, MOS 트랜지스터의 소스/드레인 영역 상면에 형성된 실리사이드막 및 결과물을 컨포말하게 덮는 식각 정지막을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 제 4 실시예에 따른 이미지 센서는 기판 내에 형성되어 광전하를 축적하는 수광 소자, 수광 소자와 이격되어 기판 내에 형성되며, 수광 소자에 축적된 광전하를 전달받아 검출하는 검출 소자, 수광 소자 내에 축적된 광전하를 검출 소자로 전달하는 전하 전송 소자, 검출 소자와 연결되어, 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터, 상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막, MOS 트랜지스터의 소스/드레인 영역 상면에 형성된 실리사이드막 및 결과물을 컨포말하게 덮으며, 하부의 소자들에 스트레스를 제공하는 식각 정지막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이미지 센서 및 그 제조 방법에 따르면, 소자들 간의 간격이 좁은 증폭 소자 및 선택 소자에서, 소스/드레인 영역에 제공되는 스트레스를 최적화하여, 저조도에서 발생하는 노이즈를 줄일 수 있다.
즉, 증폭 소자 및 선택 소자의 소스/드레인 영역에 인장 스트레스를 제공하는 블로킹막을 제거하여, 소자들 간의 간격 감소로 인한 과도한 인장 스트레스의 영향을 줄임으로써 스트레스를 최적화할 수 있다.
그리고, 증폭 소자 및 선택 소자의 소스/드레인 영역에 압축 스트레스를 갖는 실리사이드막을 형성함으로써, 증폭 소자 및 선택 소자의 소스/드레인 영역에 가해지는 과도한 인장 스트레스의 영향을 줄여 스트레스를 최적화 할 수 있다.
또한, 증폭 소자 및 선택 소자의 소스/드레인 영역에 인장 스트레스를 제공하는 블로킹막을 제거하고, 단위 픽셀 영역들을 컨포말하게 덮는 식각 정지막을 압축 스트레스를 갖는 막으로 형성하여, 증폭 소자 및 선택 소자의 소스/드레인 영역에 가해지는 과도한 인장 스트레스의 영향을 줄일 수 있다. 이에 따라, 저조도에서 발생하는 노이즈를 줄일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전 문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하 본 발명의 실시예들에서는 이미지 센서의 일 예로 CMOS 이미지 센서를 예시할 것이다. 먼저, 도 1 내지 도 7를 참조하여 본 발명의 실시예들에 따른 CMOS 이미지 센서의 구조에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 블록도이다.
도 1을 참조하면, 이미지 센서는 수광 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(APS) 어레이 영역(10)과, APS 어레이 영역(10)을 동작시키기 위한 로직(logic) 영역(20)을 포함한다.
APS 어레이 영역(10)은 2차원적으로 배열된 복수의 픽셀을 포함하며, 광 신호를 전기적 신호로 변환한다. 이러한 APS 어레이 영역(10)은 행 드라이버(50)로부터 픽셀 선택 신호(SEL), 리셋 신호(RX), 전하 전송 신호(TX) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(50)에 제공된다.
로직 영역(20)은 타이밍 발생기(timing generator; 30), 행 디코더(row decoder; 40), 행 드라이버(row driver; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70), 래치부(latch; 80), 열 디코더(column decoder; 90) 등을 포함할 수 있다.
타이밍 발생기(30)는 행 디코더(40) 및 열 디코더(90)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
행 드라이버(50)는 행 디코더(40)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 APS 어레이 영역(10)으로 제공한다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(60)는 APS 어레이 영역(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 잡음 레벨(noise level)과 형성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(70)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(90)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 2를 참조하면, 이미지 센서에서 광 신호를 전기적인 신호로 변환하는 APS 어레이 영역(10)은 도 3에 도시된 등가 회로도로 구성된 단위 픽셀(100)들이 매트 릭스 형태로 배열되어 구성된다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 3에서는 단위 픽셀 영역(100)이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 단위 픽셀 영역(100)은 3개의 트랜지스터 구조, 5개의 트랜지스터 구조 또는 4개의 트랜지스터 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
도 3을 참조하면, 4개의 NMOS 트랜지스터 구조로 이루어진 각 단위 픽셀 영역(100)은 빛을 받아 광전하를 생성 및 축적하는 수광 소자(110)와, 수광 소자에 입사된 광 신호를 독출하는 독출 소자로 구분될 수 있다. 독출 소자로는 리셋(reset) 소자(140), 증폭 소자(150) 및 선택(select) 소자(160) 등이 포함될 수 있다.
보다 상세히 설명하면, 수광 소자(110)는 입사광에 대응하는 전하를 생성 및 축적하며, 수광 소자(110)로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다. 그리고 수광 소자(110)는 축적된 광전하를 플로팅 확산 영역(120, FD; Floating Diffusion region)으로 전달하는 전하 전송 소자(130)와 연결된다.
플로팅 확산 영역(120)은 수광 소자(110)에서 축적된 전하를 전송받는다. 그리고 플로팅 확산 영역(120)은 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 또한, 플로팅 확산 영역(120)은 드라이브 소자(150)와 전기적으 로 연결되어 있어, 드라이브 소자(150)를 제어한다.
전하 전송 소자(130)는 수광 소자(110)에서 플로팅 확산 영역(120)으로 전하를 전송한다. 전하 전송 소자(130)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TX)에 의해 제어된다.
리셋 소자(140)는 플로팅 확산 영역(120)을 주기적으로 리셋시킨다. 리셋 소자(140)의 소스는 플로팅 확산 영역(120)과 연결되며, 드레인은 전압(Vdd)에 연결된다. 그리고 리셋 라인(141)에 의해 제공되는 바이어스에 의해 구동된다. 따라서 리셋 라인(141)에 의해 제공되는 바이어스에 의해 리셋 소자(140)가 턴 온되면, 리셋 소자(140)의 드레인과 연결된 전원 전압(Vdd)이 플로팅 확산 영역(120)으로 전달된다.
증폭 소자(150)는 단위 픽셀 영역(100) 외부에 위치하는 정전류원(도면 미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 수광 소자(110)에 축적된 광전하를 전달받은 플로팅 확산 영역(120)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(162)으로 출력한다.
선택 소자(160)는 행 단위로 읽어낼 단위 픽셀을 선택하는 역할을 한다. 선택 소자(160)는 행 선택 라인(ROW)에 의해 제공되는 바이어스에 의해 구동되며, 선택 소자가 턴 온되면 선택 소자(160)의 드레인과 연결된 전원 전압이 증폭 소자(150)의 드레인으로 전달 된다.
또한, 전하 전송 소자(130), 리셋 소자(140), 선택 소자(160)의 구동 신호 라인들(131, 141, 161)은 동일한 행에 포함된 단위 픽셀들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 개략적으로 나타낸 평면도이다.
도 4를 참조하면, APS 어레이(도 1 및 도 2의 10 참조) 영역은 단위 픽셀 영역(100)들이 매트릭스 형태로 배열됨에 따라, 기판(101)을 사각 형태의 단위 픽셀 영역(100)들로 구분할 수 있다. 그리고 각 단위 픽셀 영역(100)의 중심에는 수광 소자(110)가 위치하며, 수광 소자(110) 주위의 각 단위 픽셀 영역(100) 내에는 플로팅 확산 영역(120), 전하 전송 소자(130), 리셋 소자(140), 증폭 소자(150) 및 선택 소자(160)가 위치한다. 본 발명의 일 실시예에서 소자들 간의 간격이 좁은 증폭 소자(150) 및 선택 소자(160)를 MOS 트랜지스터로 지칭될 수 있다.
도 5는 본 발명의 제 1 실시예에 따른 이미지 센서의 단면도로서, 도 4의 Ⅴ-Ⅴ' 선을 따라 절단한 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에서 이미지 센서는 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다. 그리고 기판(101) 내에는 기판(101) 표면과 이격되어 P형 에피층(101b) 내에 형성된 P형 불순물 영역인 P형 딥-웰(103)이 형성되어 있을 수 있다.
P형 딥 웰(103)은 벌크 기판(101a)의 깊은 곳에서 생성된 전하들이 수광 소자(110)로 흘러들어가지 않도록 포텐셜 배리어(potential barrier)를 형성하고, 전하와 홀의 재결합(recombination) 현상을 증가시켜 전하들의 랜덤 드리프트에 의한 화소간 크로스토크를 감소시키는 크로스토크 배리어이다.
P형 딥 웰(103)은 예를 들어, 기판(101)의 표면으로부터 3 내지 12㎛ 깊이에서 최고 농도를 가지며 1 내지 5㎛의 층두께를 형성하도록 형성될 수 있다. 여기서, 3 내지 12㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or near infrared region light)와 실질적으로 동일하다. 여기서, P형 딥 웰(103)의 깊이는 기판(101)의 표면으로부터 얕을수록 확산 방지 효과가 크므로 크로스토크가 작아지나, 수광 소자(110)의 영역 또한 얕아지므로 깊은 곳에서 광전 변환 비율이 상대적으로 큰 장파장(예를 들어, 레드 파장)을 갖는 입사광에 대한 감도가 낮아질 수 있다. 따라서, 입사광의 파장 영역에 따라 P형 딥 웰(103)의 형성 위치는 조절될 수 있다.
본 발명의 일 실시예에서는 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 성장되고, P형 에피층(101b) 내에 P형 딥 웰(103)이 형성되어 있는 경우만 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, P형 벌크 기판(101a) 대신 N형 벌크 기판이 이용될 수도 있다. 그리고 P형 에피층(101b) 대신 N형 에피층이 형성될 수도 있다. 또한, 경우에 따라서는 P형 딥 웰(103)이 형성되지 않을 수도 있다. 즉, 기판(101)은 이러한 여러 가지의 조합이 가능하다.
그리고, 이러한 기판(101) 내에는 활성 영역과 필드 영역을 구분하기 위한 소자 분리막(107)이 형성되어 있다. 또한, 로직 영역의 기판 내에는 PMOS 트랜지스터를 형성하기 위한 N-웰이 형성되어 있다.
한편, 이와 같은 기판(101) 상에는 다수의 게이트들이 형성되어 있다. 즉, 단위 픽셀 영역의 기판(101) 상에는 전하 전송 소자에 해당하는 트랜스퍼 게이 트(130), 리셋 소자의 리셋 게이트(140), 증폭 소자의 증폭 게이트(150) 및 선택 소자의 선택 게이트(160)가 위치한다. 그리고, 도면에 도시하지는 않았으나, 로직 영역의 기판(101) 상에는 NMOS 및 PMOS 트랜지스터의 게이트들이 위치할 수 있다.
그리고, 단위 픽셀 영역에서 트랜스퍼 게이트(130)의 일측에는 수광 소자(110)가 위치한다. 본 발명의 일 실시예에서 수광 소자(110)는 핀드 포토 다이오드가 형성될 수 있다.
보다 상세히 설명하면, 핀드 포토 다이오드(110)는 2번의 이온 주입을 통해 형성된 N형 포토다이오드(112)와 P형 포토다이오드(114)를 포함한다. 여기서, N형 포토다이오드(112)는 P형 에피층(101b) 내에 깊게 형성되어 있으며, P형 포토다이오드(114)는 N형 포토다이오드(112)의 표면에 얕게 형성되어 있다.
이에 따라 핀드 포토다이오드(110)는 P형 에피층(101b), N형 포토다이오드(112) 및 P형 포토다이오드(114)가 적층된 PNP 접합 구조를 갖는다.
여기서, N형 포토다이오드(112)는 입사광을 흡수하여 광전하를 축적하며, P형 포토다이오드(114)는 열적으로 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)을 줄임으로써 암전류를 방지한다. 여기서, 암전류는 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 기판(101)의 표면 손상으로 인해 발생할 수 있다. 따라서, 표면에서 열적으로 생성된 EHP 중에서 홀(hole)은 P형 포토다이오드(114)를 통해서 접지된 기판(101)으로 확산되고, 전자(electron)은 P형 포토다이오드(114)를 확산하는 과정에서 홀과 재결합되어 소멸될 수 있다.
그리고, 핀드 포토 다이오드(110)와 이격된 기판(101) 내에는 N형 불순물을 주입하여 형성된 플로팅 확산 영역(120)이 위치한다. 플로팅 확산 영역(120)은 핀드 포토다이오드(110)에 축적된 광전하를 트랜스퍼 게이트(130)를 통해 전송 받는다. 이러한 플로팅 확산 영역(120)은 저농도 및 고농도 불순물 영역으로 이루어질 수 있다. 즉, 플로팅 확산 영역(120)은 LDD(Lightly Doped Drain) 구조를 갖거나, DDD(Double Doped Drain) 구조를 가질 수 있다.
이와 같이, 서로 이격된 핀드 포토다이오드(110)와 플로팅 확산 영역(120) 사이의 기판(101) 상에는 트랜스퍼 게이트(130)가 위치하며, 트랜스퍼 게이트(130)는 핀드 포토다이오드(110) 내에 축적된 광전하를 플로팅 확산 영역(120)으로 전달한다.
또한, 트랜스퍼 게이트(130)와 이격되고, 플로팅 확산 영역(120)과 인접한 기판(101) 상에는 리셋 게이트(140), 증폭 게이트(150) 및 선택 게이트(160)가 서로 이격되어 위치한다. 이러한 리셋 게이트(140), 증폭 게이트(150) 및 선택 게이트(160)의 일측에 LDD 구조 또는 DDD구조의 소스/드레인 영역(170)이 위치한다.
한편, 이러한 구조물들의 표면에는 핀드 포토다이오드(110) 및 플로팅 확산 영역(120), 게이트들(130, 140, 150, 160) 및 소스/드레인 영역(170)의 표면 손상을 회복시키며, 핀드 포토다이오드(110)의 표면에 가해지는 스트레스를 완화시킬 수 있는 버퍼 산화막(210)이 위치할 수 있다. 즉, 기판(101) 및 게이트들(130, 140, 150, 160)의 표면을 따라 컨포말하게 버퍼 산화막(210)이 위치한다. 여기서, 버퍼 산화막(210)은 열산화막일 수 있다.
그리고, 버퍼 산화막(210) 상면에는 핀드 포토 다이오드(110), 트랜스퍼 게 이트(130), 플로팅 확산 영역(120) 및 리셋 게이트(140)까지 컨포말하게 연장된 블로킹막(220a)이 형성되어 있다. 그리고, 블로킹막(220a)과 동일층에서, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)을 노출시키며, 증폭 게이트(150) 및 선택 게이트(160)를 컨포말하게 덮고 있는 블로킹막 패턴(220b)이 위치한다.
여기서, 블로킹막(220a) 및 블로킹막 패턴(220b)은 단위 픽셀 영역들 주변의 로직 영역에 진행되는 실리사이드 공정으로부터 단위 픽셀 영역에 위치하는 소자들을 보호하는 역할을 한다. 즉, 블로킹막(220a) 및 블로킹막 패턴(220b)은 로직 영역에 진행되는 실리사이드 공정시, 단위 픽셀 영역의 소자들 상에 실리사이드막이 형성되는 것을 방지할 수 있다. 이에 따라, 단위 픽셀 영역에 소자들이 금속 물질의 영향을 받아, 핀드 포토다이오드(110)로 입사되는 빛에 대한 감도가 저하되거나, 플로팅 확산 영역(120)에서 누설 전류가 증가되는 현상 등을 방지할 수 있다.
여기서, 블로킹막(220a) 및 블로킹막 패턴(220b)은 단위 픽셀 영역들 주변의 로직 영역에 진행되는 실리사이드 공정으로부터 단위 픽셀 영역에 위치하는 소자들을 보호하는 역할을 한다. 즉, 블로킹막(220a) 및 블로킹막 패턴(220b)은 로직 영역에 진행되는 실리사이드 공정시, 단위 픽셀 영역의 소자들 상에 실리사이드막이 형성되는 것을 방지할 수 있다. 이에 따라, 단위 픽셀 영역에 소자들이 금속 물질의 영향을 받아, 핀드 포토다이오드(110)로 입사되는 빛에 대한 감도가 저하되거나, 플로팅 확산 영역(120)에서 누설 전류가 증가되는 현상 등을 방지할 수 있다.
이러한 블로킹막(220a) 및 블로킹막 패턴(220b)은 스트레스막으로 이루어져, 하부의 소자들에 소정의 스트레스를 제공할 수 있다. 즉, 버퍼 산화막(210) 상에 위치하는 블로킹막(220a) 및 블로킹막 패턴(220b)은 하부의 소자들을 실리사이드 공정으로부터 보호하는 역할과 동시에, 하부의 소자들에 소정의 스트레스를 제공할 수 있다.
여기서, 블로킹막(220a) 및 블로킹막 패턴(220b)은 LPCVD 또는 PECVD 공정에 의한 실리콘 질화막(SiN)일 수 있다. 이러한 실리콘 질화막은 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 스트레스가 달라질 수 있는데, 여기서 실리콘 질화막은 N-H본딩/Si-H본딩의 비율은 블로킹막(220a) 및 블로킹막 패턴(220b) 형성시 파라미터들에 의해 조절될 수 있으며, 인장(tensile) 스트레스를 갖는 막으로 형성되어 있다.
이와 같이, 버퍼 산화막(210) 상에 위치하는 블로킹막(220a) 및 블로킹막 패턴(220b)은 하부의 NMOS 트랜지스터로 이루어진 소자들의 채널 영역에 인장 스트레스를 제공하여 캐리어(carrier)의 이동도(mobility)를 향상시킬 수 있다.
한편, 소자들의 집적도가 증가함에 따라, 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 상에 위치하는 막들에 의해 과도한 인장 스트레스가 제공될 수 있으며, 과도한 스트레스는 MOS 트랜지스터의 채널 특성을 변화시킬 수 있다. 그리고, 과도한 스트레스는 소스/드레인 영역(170)에서의 노이즈 발생을 증가시킬 수 있다. 그러므로, 소스/드레인 영역(170)에 제공되는 과도한 인장 스트레스의 영향을 줄이기 위해, 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 상에는 블로킹막이 제거되어 있다.
소스/드레인 영역(170)을 노출시키는 블로킹막(220a) 및 블로킹막 패 턴(220b)들 상의 게이트들(130, 140, 150, 160) 양측벽에는 스페이서(232)가 형성되어 있다. 여기서, 스페이서(232)는 질화막으로만 이루어지거나, 도면에 도시된 바와 같이, 산화막 스페이서(232a) 및 질화막 스페이서(322b)로 형성된 이중 스페이서일 수 있다. 보다 상세히 설명하면, 게이트들(130, 140, 150, 160)의 양측에 L자 형태의 산화막 스페이서(232a)가 위치하며, 산화막 스페이서(232a) 상에 뿔 형상의 전형적인 질화막 스페이서(232b)가 위치할 수 있다.
이와 같은 결과물들 상에는, 컨포말하게 결과물들을 덮는 식각 정지막(240a)이 위치한다. 즉, 식각 정지막(240a)은 핀드 포토다이오드(110), 트랜스퍼 게이트(130), 플로팅 확산 영역(120), 리셋 게이트(140), 증폭 게이트(150) 및 선택 게이트(160) 상에서, 블로킹막(220a) 및 블로킹막 패턴(220b) 상면에 위치하고 있다. 그리고, 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 상에서는 버퍼 산화막(210)의 상면을 덮고 있다.
이와 같은 식각 정지막(240a)은 실리콘 질화막으로 이루어져, 하부의 소자들과 선택적으로 연결되는 콘택 형성시 식각 정지막의 역할을 할 수 있다. 이와 동시에, 식각 정지막(240a)은 실리콘 질화막으로 이루어져 있어, N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 하부 소자들에 소정의 스트레스를 제공하는 스트레스막 역할도 할 수 있다.
여기서, 식각 정지막(240a)은 증폭 소자 및 선택 소자의 소스/드레인 영역(170)에 제공되는 과도한 인장 스트레스의 영향을 줄이기 위해, 압축(compressive) 스트레스를 제공하는 실리콘 질화막으로 이루어져 있다. 그러므 로, 이미지 센서의 집적도가 증가함에 따라, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)에서 발생하는 노이즈를 줄일 수 있다.
이와 같이, 압축 스트레스를 갖는 식각 정지막(240a)은 실리콘 질화막 형성시 암모니아(NH3) 가스와 사일렌(SiH4) 가스의 비율을 조절하여 형성될 수 있다. 또한 인장 스트레스를 갖는 실리콘 질화막을 형성 후, 게르마늄 또는 질소를 이온 주입하여 인장 스트레스를 감소시켜 형성될 수도 있다. 이 밖에, 식각 정지막(240a)을 형성시 공정 조건들, 예를 들어, RF 파워, 압력, 소스 가스의 비율 등에 따라 스트레스를 조절할 수 있다.
다음으로, 도 6을 참조하여, 본 발명의 제 2 실시예에 따른 이미지 센서에 대해 상세히 설명한다. 도 6은 본 발명의 제 2 실시예에 따른 이미지 센서의 단면도로서, 도 4의 Ⅴ-Ⅴ' 선을 따라 절단한 도면이다. 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 이미지 센서는 기판(101) 상의 소자들 표면에 컨포말하게 형성된 버퍼 산화막(210)이 위치하고 있으며, 여기서 버퍼 산화막(210a)은 증폭 소자 및 선택 소자의 소스/드레인 영역(170)을 노출시킨다. 따라서, 증폭 게이트(150)와 선택 게이트(160)를 각각 감싸는 버퍼 산화막 패턴(210b)이 형성되어 있다.
그리고, 버퍼 산화막(210a) 상에는 블로킹막(220a)이 핀드 포토다이오 드(110), 트랜스퍼 게이트(130), 플로팅 확산 영역(120) 및 리셋 게이트(140)를 컨포말하게 덮고 있으며, 블로킹막 패턴(220b)이 증폭 게이트(150) 및 선택 게이트(160)를 각각 감싸고 있다.
이에 따라, 버퍼 산화막(210a) 및 블로킹막(220a)이 위치하지 않는 증폭 소자 및 선택 소자의 소스/드레인 영역(170)의 표면에는 실리사이드막(252)이 위치할 수 있다. 여기서 실리사이드막(252)은 소스/드레인 영역(170)에 압축 스트레스를 제공할 수 있다. 예를 들어, 실리사이드막(252)으로는 예를 들어, 코발트(Co), 니켈(Ni), 티타늄(Ti) 또는 텅스텐(W) 실리사이드막 등이 이용될 수 있다.
이와 같이, 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 표면에 압축 스트레스를 제공하는 실리사이드막(170)을 형성함으로써, 과도한 인장 스트레스의 영향을 감소시킬 수 있다. 그러므로 이미지 센서의 집적도가 증가함에 따라, 소스/드레인 영역(170)에서의 스트레스를 최적화할 수 있으므로, 저조도에서 발생하는 노이즈를 줄일 수 있다.
그리고, 이러한 결과물들 상에는 컨포말하게 형성된 식각 정지막(240b)이 위치한다. 여기서 식각 정지막(240b)은 통상적인 실리콘 질화막 형성 방법에 따라 형성되며, 인장 스트레스를 갖는 막일 수 있다. 따라서, 식각 정지막(240b)은 콘택 형성시 식각을 저지하는 역할을 한다.
다음으로, 도 7을 참조하여 본 발명의 제 3 실시예에 따른 이미지 센서에 대해 상세히 설명한다. 도 7은 본 발명의 제 3 실시예에 따른 이미지 센서의 단면도로서, 도 4의 Ⅴ-Ⅴ' 선을 따라 절단한 도면이다. 도 5 및 도 6과 실질적으로 동일 한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 기판(101)의 소자들을 따라 컨포말하게 형성되며, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)을 노출시키는 버퍼 산화막(210a)이 형성되어 있다. 그리고, 버퍼 산화막(210a) 상에는 핀드 포토 다이오드(110), 트랜스퍼 게이트(130), 플로팅 확산 영역(120) 및 리셋 게이트(140)까지 컨포말하게 형성된 블로킹막(220a)이 형성되어 있다. 또한, 블로킹막(220a)과 동일한 블로킹막 패턴(220b)은 증폭 게이트(150) 및 선택 게이트(160)를 감싸고 있다. 여기서, 블로킹막(220a) 및 블로킹막 패턴(220b)은 실리콘 질화막으로 이루어져 있으며, 하부의 소자들에 인장 스트레스를 제공한다.
그리고, 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 상에에는 버퍼 산화막(210a) 및 블로킹막(220a)이 위치하지 않는다. 따라서, 소스/드레인 영역(170) 상부에 위치하는 막질들에 의한 인장 스트레스의 영향이 줄어들 수 있다.
또한, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)의 표면에는 압축 스트레스를 제공하는 실리사이드막(252)이 형성되어 있어, 소스/드레인 영역(170)에 가해지는 인장 스트레스의 영향을 줄일 수 있다.
이와 동시에, 상기 결과물들 표면에 컨포말하게 형성되어, 콘택 홀 형성을 위한 식각 공정시 식각 저지막 역할을 하는 식각 정지막(240a)이 위치한다. 이 때, 식각 정지막(240a)은 본 발명의 제 1 실시예에서와 같이 압축 스트레스를 제공하는 스트레스막일 수도 있다.
이와 같이, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)에 인장 스트레스를 가하는 블로킹막(220a)을 제거하고, 압축 스트레스를 제공하는 실리사이드막(252)을 형성하며, 또한 압축 스트레스를 제공할 수 있는 식각 정지막(240a)을 형성함으로써, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)에서 상부 막질에 의해 제공되는 스트레스를 최적화시킬 수 있다. 따라서, 저조도에서 발생하는 이미지 센서의 노이즈를 감소시킬 수 있다.
이하, 도 8 내지 도 14를 참조하여 본 발명의 실시예들에 따른 이미지 센서의 제조 방법에 대해 상세히 설명한다. 도 8 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
먼저, 도 8을 참조하면, 단위 픽셀 영역과 로직 영역이 구분된 기판(101)을 준비한다. 기판(101)은 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다.
그리고 나서, P형 에피층(101b) 내에 P형 불순물을 이온 주입하여 P형 딥 웰(103)을 형성한다. 딥 웰(103)은 기판(101) 표면으로부터 약 3 내지 12㎛ 깊이에서 최고 농도를 가지며, 약 1 내지 5㎛의 층 두께를 갖도록 형성할 수 있다.
다음으로, LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 필드 영역과 활성 영역을 구분하는 소자 분리막(107)을 형성한다.
이 후, 기판(101) 상에 게이트 절연막 및 게이트용 도전막을 순차적으로 적 층한다. 이 때, 게이트 절연막으로는 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다. 그리고, 게이트용 도전막으로는 폴리실리콘막을 증착하여 형성할 수 있다.
그리고 나서, 적층된 게이트 절연막 및 게이트용 도전막을 패터닝하여, 기판(101) 상에 다수의 게이트들(130, 140, 150, 160)을 형성한다. 즉, 단위 픽셀 영역의 기판(101) 상에는 트랜스퍼 게이트(130), 리셋 게이트(140), 드라이버 게이트(150) 및 선택 게이트(160)를 형성한다. 이와 동시에 단위 픽셀 영역들 주위의 로직 영역에는 NMOS 및 PMOS 트랜지스터의 게이트들이 형성될 수 있다.
그리고 나서, 트랜스퍼 게이트(130) 일측의 기판(101) 내에 수광 소자(110)를 형성한다. 여기서 수광 소자(110)는 핀드 포토다이오드로 형성할 수 있다.
보다 상세히 설명하면, 기판(101) 상에 핀드 포토다이오드가 형성될 영역을 노출시키는 제 1 마스크 패턴(미도시)을 형성한다. 그리고 나서, 상기 제 1 마스크 패턴을 이용하여 N형 불순물을 기판(101) 내에 이온 주입함으로써, N형 포토다이오드(112)를 형성한다. N형 포토다이오드(112)를 형성시, 트랜스퍼 게이트(130) 방향으로 0° 내지 15°의 틸트를 주어 경사지게 불순물을 이온 주입할 수 있다. 이에 따라 N형 포토다이오드(112)는 트랜스퍼 게이트(130)와 일부 오버랩될 수도 있다.
N형 포토다이오드(112)를 형성한 다음에는, N형 포토다이오드(112) 형성시 이용한 제 1 마스크 패턴(미도시)을 이용하여 P형 불순물을 주입함으로써, N형 포토다이오드(112) 상에 얕게 도핑된 P형 포토다이오드(114)를 형성한다. P형 포토다이오드(114) 형성시, P형 불순물을 소자 분리막(107) 방향으로 0° 이상의 틸트를 주어 경사지게 이온 주입할 수 있다. 이와 같이 형성된 P형 포토다이오드(114)는 p형 에피층(101b) 표면에서 열적으로 생성된 전자-홀 쌍(EHP)을 줄임으로써 암전류를 방지하는 역할을 한다.
이와 같이, 핀드 포토 다이오드(110)를 형성한 후, 핀드 포토 다이오드(110) 형성에 이용된 상기 제 1 마스크 패턴은 제거한다. 이상, 핀드 포토다이오드(110)는 다수의 게이트들(130, 140, 150, 160)을 형성한 후에 형성되는 것으로 설명하였으나, 형성 순서는 달라질 수도 있다.
다음으로, 핀드 포토다이오드(110)를 덮는 제 2 마스크 패턴을 형성한 다음, 다수의 게이트들 양측의 기판(101) 내에 저농도 불순물 영역들(120a, 170a)을 형성한다. 이 때, 단위 픽셀 영역의 저농도 불순물 영역(120a, 170a)은 N형 포토다이오드(112)와 동일한 N형 불순물을 도핑하여 형성한다. 이 때, 트랜스퍼 게이트(130)와 리셋 게이트(140) 사이에 형성된 불순물 영역(120a)은 저농도의 플로팅 확산 영역에 해당한다.
이와 같이 저농도 불순물 영역들(120a, 170a)을 형성한 다음에는, 상기 제 2 마스크 패턴을 제거한다.
다음으로, 도 9에 도시된 바와 같이, 게이트들(130, 140, 150, 160)이 형성 된 기판(101) 전면에 결과물들의 표면을 따라 컨포말하게 절연막들(210, 220, 230a, 230b)을 형성한다.
보다 상세히 설명하면, 다수의 게이트들(130, 140, 150, 160)이 형성된 기판(101) 상에 먼저 제 1 절연막인 버퍼 산화막(210)을 형성한다. 이 때, 버퍼 산화막(210)은 열산화 공정을 통해 형성할 수 있다. 이와 같이 형성되는 버퍼 산화막(210)은 게이트 하부에 위치하는 게이트 절연막의 신뢰성을 향상시키고, 게이트 형성시 식각에 의한 손상을 회복(curing)시켜 전기적 신뢰성을 향상시킬 수 있다.
이어서, 버퍼 산화막(210) 상에 후속 공정으로 인한 핀드 포토다이오드(110)의 손상을 방지하며, 단위 픽셀 영역의 소자들이 금속 물질에 의한 영향을 방지하기 위한 블로킹막(220)을 형성한다. 이 때, 블로킹막(220)은 실리콘 질화막으로 형성되며, 하부의 소자들에 인장 스트레스를 제공하는 막질로 형성된다.
계속해서, 블로킹막(220) 상에 스페이서용 절연막들(230a, 230b)을 형성한다. 이 때, 스페이서용 절연막(230a, 230b)은 단일막 또는 복합막으로 형성될 수 있다. 구체적으로, 블로킹막(220) 상에 스페이서용 산화막(230a) 및 스페이서용 질화막(230b)을 순차적으로 형성할 수 있다.
다음으로, 도 10을 참조하면, 상부에 위치하는 스페이서용 절연막들(230a, 230b)을 이방성 식각하여, 게이트들(130, 140, 150, 160) 양측의 블로킹막(220) 상에 스페이서(232)를 형성한다. 스페이서용 절연막이 산화막(230a) 및 질화막(230b)으로 이루어져 있으므로, 이방성 식각 공정시 스페이서용 산화막(230a)이 스페이서용 식각 정지막(etch stopper) 역할을 할 수 있다. 이와 같이 형성된 스페이 서(232)는 산화막으로 이루어진 L자형 스페이서(232a)와, 뿔 형상의 전형적인 질화막 스페이서(232b)로 이루어질 수 있다.
이어서, 핀드 포토다이오드(110) 상부를 덮는 마스크 패턴(미도시)을 형성한 다음, 게이트들(130, 140, 150, 160) 및 게이트들 양측에 형성된 스페이서들(232)을 이온 주입 마스크로 이용하여, 기판(101) 내에 고농도의 소스/드레인 영역들(120b, 170b)을 형성한다. 이에 따라, DDD 또는 LDD 구조의 플로팅 확산 영역(120) 및 소스/드레인 영역(170)들이 형성될 수 있다.
다음으로, 도 11을 참조하면, 결과물 전면에 포토 레지스트막을 형성하고 패터닝하여, 이미지 센서의 로직 영역(미도시)과, 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 상부를 노출시키는 마스크 패턴(235)을 형성한다.
그리고 나서, 도 12에 도시된 바와 같이, 마스크 패턴(235)을 이용하여 마스크 패턴(235)에 의해 노출된 블로킹막(220)을 식각한다. 즉, 소스/드레인 영역(170) 상에서 인장 스트레스를 제공하는 블로킹막(220)이 제거되어 버퍼 산화막(210)이 노출될 수 있다. 이에 따라, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)에 과도하게 제공되는 인장 스트레스를 줄일 수 있다.
소스/드레인 영역(170) 상부의 블로킹막(220)을 제거한 다음에는 애싱 공정을 통해 마스크 패턴(235)을 제거한다.
이 후, 도 5에 도시된 바와 같이, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)의 상부가 노출된 결과물 전면에 식각 정지막(240a)을 컨포말하게 형성한다.
보다 상세하게 설명하면, 식각 정지막(240a)은 LPCVD 또는 PECVD 공정으로 실리콘 질화막을 컨포말하게 증착하여 형성할 수 있다. 이 때, 사일렌 가스와 암모니아 가스의 비율을 조절함으로써, 식각 정지막(240a)이 압축 스트레스를 갖도록 형성한다. 이와 달리, 인장 스트레스를 갖는 실리콘 질화막을 형성한 다음, 게르마늄 또는 질소를 이온 주입하여 실리콘 질화막의 인장 스트레스를 감소시킴으로써 식각 정지막(240a)을 형성할 수도 있다.
이와 같이, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)에서 블로킹막(220)을 제거하고, 소스/드레인 영역(170) 상부에 압축 스트레스를 갖는 식각 정지막(240a)을 형성함으로써, 소스/드레인 영역(170)에 가해지는 인장 스트레스를 줄일 수 있다.
다음으로, 도 12에 이어서 본 발명의 제 2 실시예에 따른 이미지 센서의 제조 방법에 대해 설명한다.
도 12에서와 같이, 마스크 패턴(235)을 이용하여 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 상의 블로킹막(220)을 제거함과 동시에, 하부의 버퍼 산화막(210)까지 연속하여 제거한다. 이에 따라 소스/드레인 영역(170)의 표면이 노출될 수 있다. 그리고 나서, 마스크 패턴(235)을 제거한 후, 도 13에 도시된 바와 같이, 결과물 전면에 금속막(250)을 형성한다. 금속막(250)으로는 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni) 또는 텅스텐(W) 등이 이용될 수 있다. 금속막(250)을 증착한 다음에는 열처리 공정을 실시하여 금속막(250)과 접하는 소스/드레인 영역(170)의 실리콘 성분을 금속 물질과 반응시킨다.
열처리를 통한 실리사이드화 공정시, 로직 영역에서는 게이트 및 소스/드레인 영역 상면에 실리사이드막이 형성될 수 있다. 그리고 단위 픽셀 영역에서는 증폭 소자 및 선택 소자의 소스/드레인 영역(170) 표면에만 실리사이드막(252)이 형성된다.
즉, 핀드 포토 다이오드(110), 트랜스퍼 게이트(130) 플로팅 확산 영역(120), 리셋 게이트(140), 증폭 게이트(150) 및 선택 게이트(160)들은 블로킹막(220a) 및 블로킹 패턴(220b)에 의해 덮여 있어, 실리사이드막(252)이 형성되는 것이 방지된다. 이에 따라 금속막(250)을 형성함으로 인해 단위 픽셀들의 감도가 저하되는 것을 방지할 수 있다.
이와 같이 실리사이드화 공정을 수행한 다음에는, 식각 공정을 진행하여 실리콘과 반응하지 않은 금속막을 제거한다.
이에 따라, 도 14에 도시된 바와 같이, 단위 픽셀 영역의 소스/드레인 영역(170) 표면에만 실리사이드막(252)이 형성된다. 이와 같이 형성된 실리사이드막(252)은 하부에 압축 스트레스를 제공할 수 있다.
즉, 증폭 소자 및 선택 소자의 소스/드레인 영역에서 인장 스트레스를 제공하는 블로킹막(220a)이 제거되고, 압축 스트레스를 가하는 실리사이드막(252)이 형성된다. 따라서, 이미지 센서의 집적도 증가에 따라 소스/드레인 영역(170)에 가해지는 과도한 인장 스트레스를 줄여, 스트레스를 최적화할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 소스/드레인 영역(170)에 실리사이드막(252)을 형성한 다음, 결과물들을 컨포말하게 덮는 식각 정지막(240b)을 형성한 다. 이 때, 식각 정지막(240b)은 통상의 방법을 통해 실리콘 질화막을 형성한다. 따라서, 실리콘 질화막은 인장 스트레스를 갖는 막으로 형성될 수 있다. 이에 따라 본 발명의 제 2 실시예에 따른 이미지 센서가 완성된다.
이와 달리, 도 14에 이어서, 결과물들을 컨포말하게 덮는 식각 정지막(240a)을 형성하되, 본 발명의 제 1 실시예에서와 같이, 압축 스트레스를 갖는 식각 정지막(240a)을 형성할 수 있다.
즉, 결과물 전면을 덮는 실리콘 질화막을 형성시 사일렌 가스 및 암모니아 가스의 비율, RF 파워, 압력 등과 같은 파라미터를 조절하여, 압축 스트레스를 갖는 실리콘 질화막을 형성한다. 이에 따라 블록킹막(220a), 블로킹 패턴(220b) 및 실리사이드막(252)을 포함하는 결과물들 상면에 형성된 식각 정지막(240a)은 콘택 형성시 식각을 저지하는 막으로서의 역할뿐만 아니라, 증폭 소자 및 선택 소자의 소스/드레인 영역(170)에 압축 스트레스를 제공하는 역할을 한다.
이에 따라, 본 발명의 제 2 실시예에서 보다 소스/드레인 영역(170)에 가해지는 인장 스트레스가 줄어든 제 3 실시예의 이미지 센서를 제조할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 개략적인 평면도이다.
도 5는 본 발명의 제 1 실시예에 따른 이미지 센서의 단면도이다.
도 6은 본 발명의 제 2 실시예에 따른 이미지 센서의 단면도이다.
도 7은 본 발명의 제 3 실시예에 따른 이미지 센서의 단면도이다.
도 8 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 단위 픽셀 101: 기판
103: P형 딥 웰 105: N-웰
107: 소자 분리막 110: 포토다이오드
112: N형 포토다이오드 114: P형 포토다이오드
120: 플로팅 확산 영역 130: 트랜스퍼 게이트
140: 리셋 게이트 150: 증폭 게이트
160: 선택 게이트 170: 소스/드레인 영역
210: 버퍼 산화막 220a: 블록킹막
220b: 블록킹막 패턴 232: 스페이서
240a: 스트레스막 240b: 식각 정지막
252: 실리사이드막
Claims (24)
- 기판 내에 형성되어 광전하를 축적하는 수광 소자;상기 수광 소자와 이격되어 상기 기판 내에 형성되며, 상기 수광 소자에 축적된 상기 광전하를 전달받아 검출하는 검출 소자;상기 수광 소자 내에 축적된 상기 광전하를 상기 검출 소자로 전달하는 전하 전송 소자;상기 검출 소자 연결되어, 상기 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터;상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, 상기 MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막; 및상기 MOS 트랜지스터의 상기 소스/드레인 영역 상에 스트레스를 제공하는 스트레스막을 포함하는 이미지 센서.
- 제 1 항에 있어서,상기 MOS 트랜지스터는 상기 검출 소자를 리셋시키는 리셋 소자 및 상기 증폭 소자로부터 출력되는 신호를 선택하여 출력하는 선택 소자를 포함하는 이미지 센서.
- 제 2 항에 있어서,상기 전하 전송 소자, 상기 증폭 소자, 상기 리셋 소자 및 상기 선택 소자는 NMOS 트랜지스터인 이미지 센서.
- 제 3 항에 있어서,상기 스트레스막은 상기 MOS 트랜지스터의 소스/드레인 영역에 압축 스트레스를 제공하는 이미지 센서.
- 제 4 항에 있어서,상기 스트레스막은 실리사이드막 또는 실리콘 질화막인 이미지 센서.
- 제 5 항에 있어서,상기 스트레스막은 상기 블록킹막 상면으로 컨포말하게 연장된 이미지 센서.
- 제 3 항에 있어서,상기 블록킹막은 하부의 상기 광전 변환 소자, 검출 소자 및 전하 전송 소자들에 인장 스트레스를 제공하는 이미지 센서.
- 기판 내에 형성되어 광전하를 축적하는 수광 소자;상기 수광 소자와 이격되어 상기 기판 내에 형성되며, 상기 수광 소자에 축 적된 상기 광전하를 전달받아 검출하는 검출 소자;상기 수광 소자 내에 축적된 상기 광전하를 상기 검출 소자로 전달하는 전하 전송 소자;상기 검출 소자 연결되어, 상기 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터;상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, 상기 MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막; 및상기 결과물을 컨포말하게 덮으며, 하부의 상기 소자들에 스트레스를 제공하는 식각 정지막을 포함하는 이미지 센서.
- 제 8 항에 있어서,상기 MOS 트랜지스터는 상기 검출 소자를 리셋시키는 리셋 소자 및 상기 증폭 소자로부터 출력되는 신호를 선택하여 출력하는 선택 소자를 포함하는 이미지 센서.
- 제 9 항에 있어서,상기 전하 전송 소자, 상기 증폭 소자, 상기 리셋 소자 및 상기 선택 소자는 NMOS 트랜지스터인 이미지 센서.
- 제 10 항에 있어서,상기 식각 정지막은 상기 MOS 트랜지스터의 소스/드레인 영역에 압축 스트레스를 제공하는 이미지 센서.
- 제 10 항에 있어서,상기 블록킹막은 하부의 상기 광전 변환 소자, 검출 소자 및 전하 전송 소자들에 인장 스트레스를 제공하는 이미지 센서.
- 기판 내에 형성되어 광전하를 축적하는 수광 소자;상기 수광 소자와 이격되어 상기 기판 내에 형성되며, 상기 수광 소자에 축적된 상기 광전하를 전달받아 검출하는 검출 소자;상기 수광 소자 내에 축적된 상기 광전하를 상기 검출 소자로 전달하는 전하 전송 소자;상기 검출 소자 연결되어, 상기 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터;상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의표면을 컨포말하게 덮되, 상기 MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막;상기 MOS 트랜지스터의 소스/드레인 영역 상면에 형성된 실리사이드막; 및상기 결과물을 컨포말하게 덮는 식각 정지막을 포함하는 이미지 센서.
- 제 13 항에 있어서,상기 MOS 트랜지스터는 상기 검출 소자를 리셋시키는 리셋 소자 및 상기 증폭 소자로부터 출력되는 신호를 선택하여 출력하는 선택 소자를 포함하는 이미지 센서.
- 제 14 항에 있어서,상기 전하 전송 소자, 상기 증폭 소자, 상기 리셋 소자 및 상기 선택 소자는 NMOS 트랜지스터인 이미지 센서.
- 제 15 항에 있어서,상기 실리사이드막은 상기 MOS 트랜지스터의 소스/드레인 영역에 압축 스트레스를 제공하는 이미지 센서.
- 제 15 항에 있어서,상기 식각 정지막은 하부의 상기 광전 변환 소자, 검출 소자 및 전하 전송 소자 및 MOS 트랜지스터들에 인장 스트레스를 제공하는 이미지 센서.
- 제 15 항에 있어서,상기 블록킹막은 하부의 상기 광전 변환 소자, 검출 소자 및 전하 전송 소자 들에 인장 스트레스를 제공하는 이미지 센서.
- 기판 내에 형성되어 광전하를 축적하는 수광 소자;상기 수광 소자와 이격되어 상기 기판 내에 형성되며, 상기 수광 소자에 축적된 상기 광전하를 전달받아 검출하는 검출 소자;상기 수광 소자 내에 축적된 상기 광전하를 상기 검출 소자로 전달하는 전하 전송 소자;상기 검출 소자 연결되어, 상기 검출 소자에서 검출된 신호를 증폭 및 출력하는 MOS 트랜지스터;상기 상기 수광 소자, 검출 소자, 전하 전송 소자 및 상기 MOS 트랜지스터들의 표면을 컨포말하게 덮되, 상기 MOS 트랜지스터의 소스/드레인 영역 상부를 노출시키는 블록킹막;상기 MOS 트랜지스터의 소스/드레인 영역 상면에 형성된 실리사이드막; 및상기 결과물을 컨포말하게 덮으며, 하부의 상기 소자들에 스트레스를 제공하는 식각 정지막을 포함하는 이미지 센서.
- 제 19 항에 있어서,상기 MOS 트랜지스터는 상기 검출 소자를 리셋시키는 리셋 소자 및 상기 증폭 소자로부터 출력되는 신호를 선택하여 출력하는 선택 소자를 포함하는 이미지 센서.
- 제 20 항에 있어서,상기 전하 전송 소자, 상기 증폭 소자, 상기 리셋 소자 및 상기 선택 소자는 NMOS 트랜지스터인 이미지 센서.
- 제 21 항에 있어서,상기 실리사이드막은 상기 MOS 트랜지스터의 소스/드레인 영역에 압축 스트레스를 제공하는 이미지 센서.
- 제 21 항에 있어서,상기 식각 정지막은 하부의 상기 광전 변환 소자, 검출 소자 및 전하 전송 소자 및 MOS 트랜지스터들에 압축 스트레스를 제공하는 이미지 센서.
- 제 21 항에 있어서,상기 블록킹막은 하부의 상기 수광 소자, 검출 소자, 전하 전송 소자들에 인장 스트레스를 제공하는 이미지 센서.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098155A KR20090032706A (ko) | 2007-09-28 | 2007-09-28 | Ｃｍｏｓ 이미지 센서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098155A KR20090032706A (ko) | 2007-09-28 | 2007-09-28 | Ｃｍｏｓ 이미지 센서 |
Publications (1)
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|---|---|
| KR20090032706A true KR20090032706A (ko) | 2009-04-01 |
Family
ID=40759466
Family Applications (1)
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| KR1020070098155A KR20090032706A (ko) | 2007-09-28 | 2007-09-28 | Ｃｍｏｓ 이미지 센서 |
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-
2007
- 2007-09-28 KR KR1020070098155A patent/KR20090032706A/ko not_active Application Discontinuation
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