KR20090025933A - 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서는 기판 내에 형성되어 광전하를 축적하는 포토다이오드, 기판 내에 포토다이오드와 이격되어 형성되며, 포토다이오드에 축적된 광전하를 전달받아 검출하는 플로팅 확산 영역, 기판 상에 위치하여, 포토다이오드에 축적된 광전하를 플로팅 확산 영역으로 전달하는 트랜스퍼 게이트, 포토다이오드의 상면을 덮으며, 트랜스퍼 게이트의 일측벽 및 상면으로 컨포말하게 연장된 포토다이오드 보호용 패턴, 트랜스퍼 게이트의 타측벽에 형성된 제 1 스페이서 및 제 1 스페이서의 외측벽과, 상기 트랜스퍼 게이트의 일측벽과 인접한 포토다이오드 보호용 패턴 상에 형성된 제 2 스페이서를 포함한다.
포토다이오드, 숏 채널 효과, 스페이서
Description
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 포토다이오드의 손상을 방지하면서, 트랜지스터의 숏 채널 효과를 줄일 수 있는 이미지 센서 및 그 제조 방법에 관한 것이다.
일반적으로 이미지 센서(image sensor)란, 광학적 이미지를 전기적 신호로 변환시키는 반도체 소자이다. 이러한 이미지 센서는 크게 전하 결합 소자(CCD: Charge Coupled Device)와 CMOS 이미지 센서로 구분할 수 있다.
여기서, 전하 결합 소자란, 개개의 모스 캐패시터(MOS Capacitor)가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 그리고, CMOS 이미지 센서란, 제어 회로 및 신호처리 회로를 주변 회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 모스 트랜지스터(MOS Transistor)를 만들고 이것을 이용하여 차례 차례로 출력을 검출하는 스위칭(Switching) 방식을 이용하는 소자이다.
이 중, CMOS 이미지 센서는 일반적으로 빛을 감지하여 전기 신호를 발생시키 는 액티브 픽셀 센서(APS: Active Pixel Sensor) 어레이 영역과, APS 어레이 영역에서 발생된 전기 신호를 처리하는 로직 영역(주변 회로 영역)으로 구분될 수 있다. 여기서, APS 어레이 영역의 각 단위 픽셀들은 트랜스퍼 게이트 전극과, 트랜스퍼 게이트 전극 양측에 위치하는 포토 다이오드(photo diode) 및 플로팅 확산(floating diffusion) 영역을 포함한다.
액티브 픽셀 센서의 동작에 대해 간단히 설명하면, 포토 다이오드에서 빛을 감지하면 전자-홀 쌍(EHP: electron-hole pair)이 생성되어 축적되며, 축적된 전자-홀 쌍은 트랜스퍼 트랜지스터의 동작에 의해 플로팅 확산 영역으로 전달된다. 이에 따라 플로팅 확산 영역에서의 전위가 변화하게 되며, 이러한 전위 변화를 감지하여 출력한다.
이러한 CMOS 이미지 센서는 최근 집적도가 증가함에 따라 숏 채널 효과가 늘어날 수 있다. 그리고, CMOS 이미지 센서는 외부로 입사된 빛 이외의 다른 원인들로 포토다이오드에서 원치 않는 EHP가 발생하여 암전류(dark current)를 유발시킬 수 있다.
본 발명이 해결하고자 하는 과제는 포토다이오드의 손상을 방지하면서, 트랜지스터의 숏 채널 효과를 줄일 수 있는 이미지 센서에 관한 것이다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는 이러한 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 기판 내에 형성되어 광전하를 축적하는 포토다이오드, 기판 내에 포토다이오드와 이격되어 형성되며, 포토다이오드에 축적된 광전하를 전달받아 검출하는 플로팅 확산 영역, 기판 상에 위치하여, 포토다이오드에 축적된 광전하를 플로팅 확산 영역으로 전달하는 트랜스퍼 게이트, 포토다이오드의 상면을 덮으며, 트랜스퍼 게이트의 일측벽 및 상면으로 컨포말하게 연장된 포토다이오드 보호용 패턴, 트랜스퍼 게이트의 타측벽에 형성된 제 1 스페이서 및 제 1 스페이서의 외측벽과, 상기 트랜스퍼 게이트의 일측벽과 인접한 포토다이오드 보호용 패턴 상에 형성된 제 2 스페이서를 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은 기판 상에 트랜스퍼 게이트를 형성하고, 트랜스퍼 게이트 일측의 기판 내에 포토다이오드를 형성하고, 포토다이오드의 상면을 덮으며, 트랜스퍼 게이트의 일측벽 및 상면으로 컨포말하게 연장된 포토다이오드 보호용 패턴과, 트랜스퍼 게이트의 타측벽에 형성된 제 1 스페이서를 형성하고, 트랜스퍼 게이트 타측의 기판 내에 저농도의 플로팅 확산 영역을 형성하고, 제 1 스페이서의 외측벽과, 트랜스퍼 게이트의 일측벽과 인접한 포토다이오드 보호용 패턴 상에 형성된 제 2 스페이서를 형성하고, 트랜스퍼 게이트 타측의 기판 내에 고농도의 플로팅 확산 영역을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이미지 센서 및 그 제조 방법에 따르면, 포토다이오드 보호용 패턴의 상층이 실리콘 질화막으로 형성되어 있으므로, 트랜지스터의 고농도 불순물 영역을 형성하기 위한 스페이서를 형성시, 포토다이오드 표면의 식각 손상을 방지하기 위한, 별도의 마스크 제작 공정을 생략할 수 있다. 이에 따라, 이미지 센서의 제조 공정시 마스크 패턴의 제조 공정을 줄일 수 있어, 이미지 센서의 제조 공정을 단순화할 수 있다.
또한, 포토다이오드 보호용 패턴 형성시 포토다이오드와 접하는 게이트의 측벽을 제외하고, 다른 측벽들에는 제 1 스페이서가 동시에 형성될 수 있으므로, 불순물 영역들 간의 이격 거리를 증가시킬 수 있어, 트랜지스터들의 숏 채널 효과를 줄일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 실시예들에서는 이미지 센서의 일 예로 CMOS 이미지 센서를 예시할 것이다. 그러나, 본 발명의 기술적 사상은 그대로 전하 결합 소자에도 적용될 수 있음은 물론이다.
먼저, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 구조에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 블록도이다. 도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 1을 참조하면, 이미지 센서는 수광 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(APS) 어레이 영역(10)과, APS 어레이 영역(10)을 동작시키기 위한 로직(logic) 영역(20)을 포함한다.
APS 어레이 영역(10)은 도 2에 도시된 바와 같이, 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 도 3에 도시된 등가 회로도로 구성된 단위 픽셀(100)들이 매트릭스 형태로 배열되어 구성된다 이러한 APS 어레이 영역(10)은 광 신호를 전기적 신호로 변환하며, 행 드라이버(50)로부터 픽셀 선택 신호(SEL), 리셋 신호(RX), 전하 전송 신호(TX) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(CDS: Correlated Double Sampler; 60)에 제공된다.
로직 영역(20)은 타이밍 발생기(timing generator; 30), 행 디코더(row decoder; 40), 행 드라이버(row driver; 50), 상관 이중 샘플러(CDS; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70), 래치부(latch; 80), 열 디코더(column decoder; 90) 등을 포함할 수 있다.
타이밍 발생기(30)는 행 디코더(40) 및 열 디코더(90)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
행 드라이버(50)는 행 디코더(40)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 APS 어레이 영역(10)으로 제공한다. 일 반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(60)는 APS 어레이 영역(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 잡음 레벨(noise level)과 형성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(70)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(90)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 3에서는 단위 픽셀 영역(100)이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 단위 픽셀 영역(100)은 3개의 트랜지스터 구조, 5개의 트랜지스터 구조 또는 4개의 트랜지스터 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
도 3을 참조하면, 4개의 트랜지스터 구조로 이루어진 각 단위 픽셀 영역(100)은 빛을 받아 광전하를 생성 및 축적하는 수광 소자(110)와, 수광 소자(110)에 입사된 광 신호를 독출하는 독출 소자로 구분될 수 있다. 독출 소자로는 리셋(reset) 소자(140), 드라이브(drive) 소자(150), 선택(select) 소자(160) 등이 포함될 수 있다.
보다 상세히 설명하면, 수광 소자(110)는 입사광에 대응하는 전하를 생성 및 축적하며, 수광 소자로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다. 그리고 수광 소자(110)는 축적된 광전하를 플로팅 확산 영역(120, FD; Floating Diffusion region)으로 전달하는 전하 전송 소자(130)와 연결된다.
플로팅 확산 영역(120)은 수광 소자(110)에서 축적된 전하를 전송받으며, 플로팅 확산 영역(120)은 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 또한, 플로팅 확산 영역(120)은 드라이브 소자(150)와 전기적으로 연결되어 있어, 드라이브 소자(150)를 제어한다.
전하 전송 소자(130)는 수광 소자(110)에서 플로팅 확산 영역(120)으로 전하를 전송한다. 전하 전송 소자(130)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TX)에 의해 제어된다.
리셋 소자(140)는 플로팅 확산 영역(120)을 주기적으로 리셋시킨다. 리셋 소자(140)의 소스는 플로팅 확산 영역(120)과 연결되며, 드레인은 전압(Vdd)에 연결된다. 그리고 리셋 라인(141)에 의해 제공되는 바이어스에 의해 구동된다. 따라서 리셋 라인(141)에 의해 제공되는 바이어스에 의해 리셋 소자(140)가 턴 온되면, 리셋 소자(140)의 드레인과 연결된 전원 전압(Vdd)이 플로팅 확산 영역(120)으로 전달된다.
드라이브 소자(150)는 단위 픽셀 영역(100)의 외부에 위치하는 정전류원(미 도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 수광 소자(110)에 축적된 광전하를 전달받은 플로팅 확산 영역(120)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(162)으로 출력한다.
선택 소자(160)는 행 단위로 읽어낼 단위 픽셀(100)들을 선택하는 역할을 한다. 선택 소자(160)는 행 선택 라인(ROW)에 의해 제공되는 바이어스에 의해 구동되며, 선택 소자(160)가 턴 온되면 선택 소자(160)의 드레인과 연결된 전원 전압이 드라이브 소자(150)의 드레인으로 전달된다.
또한, 전하 전송 소자(130), 리셋 소자(140), 선택 소자(160)의 구동 신호 라인들(131, 141, 161)은 동일한 행에 포함된 단위 픽셀(100)들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 개략적으로 나타낸 평면도이다.
도 4를 참조하면, APS 어레이(도 1 및 도 2의 10 참조) 영역은 단위 픽셀 영역(100)들이 매트릭스 형태로 배열됨에 따라, 기판을 사각 형태의 단위 픽셀 영역(100)들로 구분할 수 있다. 그리고 각 단위 픽셀 영역(100)의 중심에는 수광 소자(110)가 위치하며, 수광 소자(110) 주위의 각 단위 픽셀 영역(100) 내에는 플로팅 확산 영역(120), 전하 전송 소자(130), 리셋 소자(140), 드라이브 소자(150) 및 선택 소자(160)가 위치한다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에서 이미지 센서는 P형 벌크 기 판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다. 그리고 기판(101) 내에는 기판(101) 표면과 이격되어 P형 에피층(101b) 내에 형성된 P형 불순물 영역인 P형 딥-웰(103)이 형성되어 있을 수 있다.
P형 딥-웰(103)은 벌크 기판(101a)의 깊은 곳에서 생성된 전하들이 수광 소자(110)로 흘러들어가지 않도록 포텐셜 배리어(potential barrier)를 형성하고, 전하와 홀의 재결합(recombination) 현상을 증가시켜 전하들의 랜덤 드리프트에 의한 화소간 크로스토크를 감소시키는 크로스토크 배리어이다.
P형 딥-웰(103)은 예를 들어, 기판(101)의 표면으로부터 3 내지 12㎛ 깊이에서 최고 농도를 가지며 1 내지 5㎛의 층두께를 형성하도록 형성될 수 있다. 여기서, 3 내지 12㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or near infrared region light)와 실질적으로 동일하다. 여기서, P형 딥 웰(103)의 깊이는 기판(101)의 표면으로부터 얕을수록 확산 방지 효과가 크므로 크로스토크가 작아지나, 수광 소자(110)의 영역 또한 얕아지므로 깊은 곳에서 광전 변환 비율이 상대적으로 큰 장파장(예를 들어, 레드 파장)을 갖는 입사광에 대한 감도가 낮아질 수 있다. 따라서, 입사광의 파장 영역에 따라 P형 딥-웰(103)의 형성 위치는 조절될 수 있다.
본 발명의 일 실시예에서는 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 성장되고, P형 에피층(101b) 내에 P형 딥-웰(103)이 형성되어 있는 경우만 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, P형 벌크 기판(101a) 대신 N형 벌크 기판이 이용될 수도 있다. 그리고 P형 에피층(101b) 대신에 N형 에피층이 형성 될 수도 있다. 또한, 경우에 따라서는 P형 딥 웰(103)이 형성되지 않을 수도 있다. 즉, 기판(101)은 이러한 여러 가지의 조합이 가능할 것이다. 그리고, 기판(101) 내에는 활성 영역을 정의하기 위한 소자 분리막(105)이 형성되어 있다.
한편, 이와 같은 기판(101) 상에는 다수의 게이트들(130, 140, 도 4의 150, 160 참조)이 형성되어 있다. 즉, 단위 픽셀의 기판(101) 상에는 트랜스퍼 게이트(130), 리셋 게이트(140), 드라이브 게이트(도4의 150 참조) 및 선택 게이트(도 4의 160 참조)가 위치한다. 이와 함께 단위 픽셀 이외의 영역에도 다수의 게이트들(미도시)이 위치할 것이다. 그리고 게이트들(130, 140)과 기판(101) 사이에는 게이트 절연막 패턴(107)이 각각 개지된다.
그리고, 단위 픽셀에서 트랜스퍼 게이트(130)의 일측에는 수광 소자(110)가 위치한다. 본 발명의 일 실시예에서 수광 소자(110)로는 핀드 포토 다이오드(110)로 설명한다.
보다 상세히 설명하면, 핀드 포토 다이오드(110)는 2번의 이온 주입을 통해 형성된 N형 포토다이오드(112)와 P형 포토다이오드(114)를 포함한다. 여기서, N형 포토다이오드(112)는 P형 에피층(101b) 내에 깊게 형성되어 있으며, P형 포토다이오드(114)는 N형 포토다이오드(112)의 표면에 얕게 형성되어 있다.
이에 따라 핀드 포토다이오드(110)는 P형 에피층(101b), N형 포토다이오드(112) 및 P형 포토다이오드(114)가 적층된 PNP 접합 구조를 갖는다.
여기서, N형 포토다이오드(112)는 입사광을 흡수하여 광전하를 축적하며, P형 포토다이오드(114)는 열적으로 생성된 전하-전공 쌍(EHP: Electron-Hole Pair) 을 줄임으로써 암전류(dark current)를 억제할 수 있다. 여기서, 암전류는 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 기판(101)의 표면 손상으로 인해 발생할 수 있다. 따라서, 표면에서 열적으로 생성된 EHP 중에서 홀(hole)은 P형 포토다이오드(114)를 통해서 접지된 기판(101)으로 확산되고, 전자(electron)는 P형 포토다이오드(114)를 확산하는 과정에서 홀과 재결합되어 소멸될 수 있다.
그리고, 트랜스퍼 게이트(130)의 타측에는 N형 불순물을 주입하여 형성된 플로팅 확산 영역(120)이 위치한다. 플로팅 확산 영역(120)은 트랜스퍼 게이트(130)를 통해 핀드 포토다이오드(110)에 축적된 광전하를 전송 받는다. 이러한 플로팅 확산 영역(120)은 저농도 및 고농도 불순물 영역(120a, 120b)으로 이루어질 수 있다. 즉, 플로팅 확산 영역(120)은 LDD(Lightly Doped Drain) 구조를 가질 수 있다. 여기서, 저농도 불순물 영역(120a)은 게이트들(130, 140)의 일측벽 또는 제 1 스페이서(220b)에 자기 정렬될 수 있으며, 고농도의 불순물 영역(120b)은 제 2 스페이서(240b)에 대해 자기 정렬되어 있다.
이와 같이, 서로 이격된 핀드 포토다이오드(110)와 플로팅 확산 영역(120) 사이의 기판(101) 상에는 트랜스퍼 게이트(130)가 위치하며, 트랜스퍼 게이트(130)는 핀드 포토다이오드(110) 내에 축적된 광전하를 플로팅 확산 영역(120)으로 전달한다.
또한, 트랜스퍼 게이트(130)와 이격되고, 플로팅 확산 영역(120)과 인접한 기판(101) 상에는 리셋 게이트(140)가 위치한다. 그리고 리셋 게이트(140)의 일측과 인접하며, 플로팅 확상 영역(120)과 이격된 기판(101) 내에는, 플로팅 확산 영 역(120)과 동일한 LDD 구조의 불순물 영역이 위치한다.
한편, 이러한 구조물들의 표면에는 핀드 포토다이오드(110) 및 플로팅 확산 영역(120) 및 게이트들(130, 140)의 표면 손상을 회복시키며, 핀드 포토다이오드(110)의 표면에 가해지는 스트레스를 완화시킬 수 있는 버퍼 산화막(210)이 위치할 수 있다. 즉, 기판(101) 및 게이트들(130, 140)의 표면을 따라 컨포말하게 버퍼 산화막(210)이 위치한다. 여기서, 버퍼 산화막(210)은 열산화막일 수 있다.
그리고, 핀드 포토 다이오드(110)의 상에는 핀드 포토다이오드(110)의 손상을 방지하며, 후속의 제 2 스페이서(240a, 240b)를 형성시 식각 저지막 역할을 하는 핀드 포토다이오드 보호용 패턴(220a)이 형성되어 있다. 이러한 보호용 패턴(220a)은 제 1 및 제 2 절연막 패턴(222a, 224a)으로 이루어져 있다. 이 때, 제 1 절연막 패턴(222a)은 하부에 위치하는 버퍼 산화막(210)과 동일하게 실리콘 산화막으로 이루어질 수 있다. 그리고 제 2 절연막 패턴(224a)은 제 1 절연막 패턴(222a)과 식각 선택비를 갖는 실리콘 질화막으로 이루어질 수 있다.
이와 같은 핀드 포토다이오드 보호용 패턴(220a)은 핀드 포토다이오드(110)의 상면을 덮고 있을 뿐만 아니라, 핀드 포토다이오드(110)와 인접한 트랜스퍼 게이트(130)의 측벽 및 상면까지 연장될 수 있다.
그리고, 보호용 패턴(220a)이 위치하지 않는 트랜스퍼 게이트(130)의 다른 측벽에는 제 1 스페이서(220b)가 형성되어 있다. 보호용 패턴(220a)과 반대편에 위치하는 트랜스퍼 게이트(130)의 제 1 스페이서(220b)는 보호용 패턴(220a)과 동일하게 제 1 및 제 2 절연막 패턴(222b, 224b)으로 이루어져있다.
이와 같은 제 1 스페이서(220b)는 트랜스퍼 게이트(130) 이외의 리셋 게이트(140)나, 드라이버 게이트(도 4의 150 참조) 또는 선택 게이트(도 4의 160 참조)들의 양측벽에 형성되어 있다.
그리고, 핀드 포토다이오드 보호용 패턴(220a)의 상부 및 제 1 스페이서(220b)의 외측벽에는 제 2 스페이서(240b)가 형성되어 있다. 자세히 설명하면, 보호용 패턴(220a) 상의 제 2 스페이서(240a)는 트랜스퍼 게이트(130)와 인접한 보호용 패턴(220a)의 측벽에 위치한다.
이와 같은 제 2 스페이서(240a, 240b)는 제 3 및 제 4 절연막 패턴(242a, 244a, 242b, 244b)으로 형성되어 있으며, 제 3 절연막 패턴(242a, 242b)은 인접한 제 2 절연막 패턴(224a, 224b)과 상부에 위치하는 제 4 절연막 패턴(244a, 244b)과 식각 선택비를 갖는 물질로 이루어져 있다. 그리고 제 3 절연막 패턴(242a, 242b)은 제 1 스페이서(220b)의 외측벽에 L자 형태로 형성되어 있으며, 제 4 절연막 패턴(244a, 244b)은 L형태의 제 3 절연막 패턴(242a, 242b) 상에 뿔 형상으로 위치한다.
이와 같이, 게이트들(130, 140)의 측벽에 제 1 및 제 2 스페이서(220b, 240b)가 형성되어 있어, LDD 구조의 불순물 영역들(120, 플로팅 확산 영역 포함) 간의 이격 거리를 보다 증가시킬 수 있다. 따라서, 이미지 센서의 집적도가 증가함에 따라 트랜지스터들의 채널 길이가 감소하여 발생되는 숏 채널 효과를 줄일 수 있다.
이하, 도 6 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 이미지 센서 의 제조 방법에 대해 상세히 설명한다. 도 6 내지 도 12는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
먼저, 도 6을 참조하면, 단위 픽셀 영역을 갖는 기판(101)을 준비한다. 기판(101)은 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다.
그리고 나서, P형 에피층(101b) 내에 P형 불순물을 이온 주입하여 P형 딥 웰(103)을 형성한다. 딥 웰(103)은 기판(101) 표면으로부터 약 3 내지 12㎛ 깊이에서 최고 농도를 가지며, 약 1 내지 5㎛의 층 두께를 갖도록 형성할 수 있다.
다음으로, LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 필드 영역과 활성 영역을 구분하는 소자 분리막(105)을 형성한다.
이 후, 기판(101) 상에 게이트 절연막 및 게이트용 도전막을 순차적으로 적층한다. 이 때, 게이트 절연막으로는 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다. 그리고, 게이트용 도전막으로는 폴리실리콘막을 증착하여 형성할 수 있다.
그리고 나서, 적층된 게이트 절연막 및 게이트용 도전막을 패터닝하여, 게이 트 전극들을 형성한다. 즉, 단위 픽셀 영역의 기판(101) 상에는 트랜스퍼 게이트(130), 리셋 게이트(140), 드라이버 게이트(도 4의 150 참조) 및 선택 게이트(도 4의 160 참조)들이 형성된다.
다음으로, 트랜스퍼 게이트(130) 일측의 기판(101) 내에 수광 소자(110)를 형성한다. 여기서 수광 소자(110)는 핀드 포토다이오드로 형성할 수 있다.
보다 상세히 설명하면, 기판(101) 상에 핀드 포토다이오드가 형성될 영역을 노출시키는 제 1 마스크 패턴(미도시)을 형성한다. 그리고 나서, 상기 제 1 마스크 패턴을 이용하여 N형 불순물을 기판(101) 내에 이온 주입함으로써, N형 포토다이오드(112)를 형성한다. N형 포토다이오드(112)를 형성시, 트랜스퍼 게이트(130) 방향으로 0° 내지 15°의 틸트를 주어 경사지게 불순물을 이온 주입할 수 있다. 이에 따라 N형 포토다이오드(112)는 트랜스퍼 게이트(130)와 일부 오버랩될 수도 있다.
다음으로, 도 7을 참조하면, N형 포토다이오드(112)를 형성한 다음에는, N형 포토다이오드(112) 형성시 이용한 제 1 마스크 패턴(미도시)을 이용하여 P형 불순물을 주입함으로써, N형 포토다이오드(112) 상에 얕게 도핑된 P형 포토다이오드(114)를 형성한다. P형 포토다이오드(114) 형성시, P형 불순물을 소자 분리막(105) 방향으로 0° 이상의 틸트를 주어 경사지게 이온 주입할 수 있다. 이와 같이 형성된 P형 포토다이오드(114)는 p형 에피층(101b) 표면에서 열적으로 생성된 전자-홀 쌍(EHP)을 줄임으로써 암전류를 방지하는 역할을 한다.
이와 같이, 핀드 포토 다이오드(110)를 형성한 후, 핀드 포토 다이오드(110) 형성에 이용된 상기 제 1 마스크 패턴은 제거한다.
이 후, 게이트들(130, 140) 및 핀드 포토다이오드(110)가 형성된 기판(101) 전면에 버퍼 산화막(210)을 형성한다. 버퍼 산화막(210)은 게이트들(130, 140)이 형성된 결과물 전면에 열 산화 공정을 진행하여 형성할 수 있다. 이러한 버퍼 산화막(210)을 형성하면, 게이트들(130, 140)들 하부의 양측 에지(edge)의 게이트 절연막 패턴(107)의 두께가 증가하여 버즈빅(bird's beak) 형태가 된다. 이에 따라 트랜지스터 동작시 게이트들(130, 140) 하부의 양측 에지에 필드(field)가 작아지므로 게이트 절연막(107)의 신뢰성이 열화되지 않는다. 또한, 게이트들(130, 140) 형성시 식각에 의한 손상(etching damage)을 치유(curing)하여 신뢰성이 향상시킬 수 있다. 또한, 핀드 포토다이오드의 표면에 가해지는 스트레스를 완화시킬 수 있다.
다음으로 도 8을 참조하면, 게이트들(130, 140)을 덮는 버퍼 산화막(210)이 형성된 결과물 전면에 제 1 스페이서용 절연막(220)을 형성한다. 제 1 스페이서용 절연막(220)은 제 1 및 제 2 절연막(222, 224)을 적층하여 형성할 수 있다. 여기서, 제 1 및 제 2 절연막(222, 224)은 각각 이종의 물질로 형성된다. 그리고 제 1 절연막(222)은 하부의 버퍼 산화막(210)에 대해 식각 선택비를 갖는 물질로 형성되고, 제 2 절연막(224)은 후속공정에 의해 제 2 절연막(224) 상에 형성될 물질과 식각 선택비를 갖는 물질로 형성된다. 예를 들어, 제 1 절연막(222)은 실리콘 산화막으로 형성될 수 있으며, 제 2 절연막(224)은 실리콘 질화막으로 형성될 수 있다.
이어서, 도 9를 참조하면, 제 1 스페이서용 절연막(220) 상에 핀드 포토다이오드(110)의 상부를 덮는 마스크 패턴(235)을 형성한다. 여기서 마스크 패턴(235)은 핀드 포토다이오드(110) 상부뿐만 아니라, 트랜스퍼 게이트(130) 상면까지 일부 오버랩될 수 있다. 이러한 마스크 패턴(235)은 게이트들(130, 140)의 제 1 스페이서(220b)를 형성하기 위한 후속 공정에서, 핀드 포토다이오드(110) 상부의 제 1 스페이서용 절연막(220)이 식각되는 것을 방지한다.
이 후, 마스크 패턴(235)을 식각 마스크로 이용하여, 제 1 스페이서용 절연막(220)에 대해 이방성 식각 공정을 진행한다. 이에 따라 핀드 포토다이오드(110)와 인접한 트랜스퍼 게이트(130)의 일측벽을 제외하고, 게이트들(130, 140)의 측벽에 제 1 스페이서(220b)가 형성된다. 이와 동시에, 핀드 포토다이오드(110)의 상에는 식각되지 않은 제 1 스페이서용 절연막(220)이 잔류하여, 핀드 포토다이오드 보호용 패턴(220a)이 형성된다. 즉, 포토다이오드 보호용 패턴(220a)은 핀드 포토다이오드(110)의 상면과 트랜스퍼 게이트(130)의 일측벽을 덮는다. 또한 보호용 패턴(220a)은 트랜스퍼 게이트(130)의 일측벽을 따라 상면까지 일부가 연장될 수 있다. 이 때, 핀드 포토다이오드 보호용 패턴(220a) 및 제 1 스페이서(220b)는 제 1 및 제 2 절연막 패턴(222b, 224b)으로 이루어질 것이다.
이와 같이, 핀드 포토다이오드 보호용 패턴(220a) 및 제 1 스페이서(220b)를 형성할 때, 핀드 포토다이오드(110)의 상부는 마스크 패턴(235)에 의해 덮여 있으므로, 식각에 의한 영향을 방지할 수 있다.
이와 같이, 포토다이오드 보호용 절연막 패턴 및 제 1 스페이서(220b)들을 형성한 후에는, 제 1 스페이서(220b) 형성시 이용된 마스크 패턴(235)을 제거한다.
다음으로, 도 10을 참조하면, 별도의 마스크 형성 없이, 기판(101) 상에 형성된 결과물들을 이온 주입 마스크로 이용하여, 기판(101) 내에 저농도 불순물 영 역을 형성한다. 즉, 게이트들(130, 140) 사이의 기판(101) 내에 저농도 불순물 영역(120a)이 형성되며, 저농도 불순물 영역(120a)은 제 1 스페이서(220b)에 자기 정렬되어 형성될 수 있다.
이 때, 단위 픽셀의 저농도 불순물 영역(120a)은 N형 포토다이오드(112)와 동일한 N형 불순물을 도핑하여 형성한다. 이 때, 트랜스퍼 게이트(130)와 리셋 게이트(140) 사이에 형성된 불순물 영역(120a)은 저농도의 플로팅 확산 영역(120a)에 해당한다.
이러한 저농도 불순물 영역(120a)을 형성하는 것은, 제 1 스페이서(220b)를 형성하기 전에 먼저 진행될 수도 있다. 그리고 이러한 경우에 저농도 불순물 영역(120a)은 게이트들(130, 140)의 측벽에 정렬되어 형성될 것이다.
다음으로, 도 11을 참조하면, 기판(101) 상의 결과물 표면을 따라 컨포말하게 제 2 스페이서용 절연막(240)을 형성한다. 제 2 스페이서용 절연막(240)은 제 3 및 제 4 절연막(242, 244)을 순차적으로 증착하여 형성한다. 즉, 먼저 식각 저지막 역할을 위한 제 3 절연막(242)을 형성한 다음, 제 4 절연막(244)을 형성한다. 따라서, 제 3 절연막(242)은 하부에 위치하는 포토다이오드 보호용 패턴(220a)의 제 2 절연막 패턴(222a)과, 상부에 형성되는 제 4 절연막(244)과 식각 선택비를 갖는 물질로 형성될 것이다. 예를 들어, 제 3 절연막(242)은 실리콘 산화막으로 형성될 수 있으며, 제 4 절연막(244)은 실리콘 질화막으로 형성될 수 있다.
이와 같이 제 2 스페이서용 절연막(240)을 형성한 후에는, 제 2 스페이서용 절연막(240) 전면에 대해 이방성 식각 공정을 진행하여 도 12에 도시된 바와 같이, 제 2 스페이서(240a, 240b)들을 형성한다. 즉, 제 3 절연막(242)을 식각 정지막으로 이용하여 제 4 절연막(244)에 대해 이방성 식각 공정을 진행한 다음, 오버 에치를 통해 제 3 절연막(242)을 식각함으로써 제 2 스페이서(240a, 240b)가 형성된다.
즉, 제 1 스페이서(220b)들의 외측벽과, 핀드 포토다이오드(110)와 인접한 트랜스퍼 게이트(130)의 측벽에 형성된 포토다이오드 보호용 패턴(220a) 상에 제 2 스페이서(240a)가 형성된다.
이와 같이, 제 2 스페이서(240a, 240b)를 형성시, 핀드 포토다이오드(110) 상부에는 제 3 절연막(242)과 식각 선택비를 갖는 포토다이오드 보호용 패턴(224a)이 형성되어 있으므로, 핀드 포토다이오드(110)가 식각 공정으로부터 보호될 수 있다. 다시 말해, 포토다이오드 보호용 패턴(220a)의 상층이 실리콘 질화막으로 형성되어 있으므로, 별도의 마스크 사용 없이 핀드 포토다이오드(110) 상부가 식각에 의해 손상되는 것을 방지할 수 있다. 또한, 별도의 마스크 패턴을 형성하는 공정이 추가되지 않아, 이미지 센서의 제조 공정을 단순화할 수 있다.
다음으로, 도 13을 참조하면, 게이트들(130, 140) 및 제 1 및 제 2 스페이서들(220b, 240b) 을 이온 주입 마스크로 이용하여 기판(101) 내에 고농도 불순물 영역(120b)을 형성한다. 이 때, 핀드 포토다이오드(110) 상면은 포토다이오드 보호용 패턴(220a) 의해 덮여 있으므로, 이온 주입 공정에 의한 영향이 방지된다. 그리고, 고농도 불순물 영역(120b)은 제 2 스페이서(240b)에 자기 정렬되어 형성되므로, 기판(101) 내에 형성된 고농도 불순물 영역(120b)들 간의 이격 거리가 증가될 수 있다.
이어서, 도 14를 참조하면, 후속 공정에서 형성되는 실리사이드막에 의해 단위 픽셀이 금속 물질들에 의해 영향을 받는 것을 방지하기 위해, 단위 픽셀 영역의 전면에 실리사이드 방지막(250)을 형성한다.
자세히 설명하면, 실리사이드 방지막(250)은 단위 픽셀의 결과물의 표면을 따라 형성되어, 후속 공정시 식각 정지막 역할을 수행하는 산화막(252)과, 금속의 침투를 방지할 수 있는 질화막(254)을 적층하여 형성할 수 있다. 이러한 실리사이드 방지막(350)은 단위 픽셀 상에만 형성되므로, 도면에는 도시되지 않았으나 실리사이드 방지막(250) 형성 후 패터닝 공정이 진행된다.
이 후, 실리사이드 방지막(250) 상에는 콘택 형성시 식각 정지막 역할을 하는 콘택 식각 정지막(250)이 또한 형성될 수 있다. 콘택 식각 정지막(260)은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있으며, 생략할 수도 있다.
계속해서, 콘택 식각 정지막 상에는 충분한 두께의 층간 절연막(미도시)이 형성될 것이다. 이 때, 상기 층간 절연막은 입사하는 빛이 투과할 수 있도록 투명한 절연 물질로 형성될 것이다. 예를 들어, 층간 절연막은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 단면도이다.
도 6 내지 도 14는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 단위 픽셀 101: 기판
103: P형 딥 웰 105: N-웰
105: 소자 분리막 110: 핀드 포토다이오드
112: N형 포토다이오드 114: P형 포토다이오드
120: 플로팅 확산 영역 130: 트랜스퍼 게이트
140: 리셋 게이트 150: 드라이브 게이트
160: 선택 게이트 210: 버퍼 산화막
220a: 포토다이오드 보호용 패턴 220b: 제 1 스페이서
240a, 240b: 제 2 스페이서 250: 실리사이드 방지막
260: 콘택 식각 정지막
Claims (16)
- 기판 내에 형성되어 광전하를 축적하는 포토다이오드;상기 기판 내에 상기 포토다이오드와 이격되어 형성되며, 상기 포토다이오드에 축적된 상기 광전하를 전달받아 검출하는 플로팅 확산 영역;상기 기판 상에 위치하여, 상기 포토다이오드에 축적된 상기 광전하를 상기 플로팅 확산 영역으로 전달하는 트랜스퍼 게이트;상기 포토다이오드의 상면을 덮으며, 상기 트랜스퍼 게이트의 일측벽 및 상면으로 컨포말하게 연장된 포토다이오드 보호용 패턴;상기 트랜스퍼 게이트의 타측벽에 형성된 제 1 스페이서; 및상기 제 1 스페이서의 외측벽과, 상기 트랜스퍼 게이트의 일측벽과 인접한상기 포토다이오드 보호용 패턴 상에 형성된 제 2 스페이서를 포함하는 이미지 센서.
- 제 1 항에 있어서,상기 포토다이오드 보호용 패턴 및 상기 제 1 스페이서는 동일한 물질로 형성된 이미지 센서.
- 제 2 항에 있어서,상기 포토다이오드 보호용 패턴 및 상기 제 1 스페이서는 제 1 및 제 2 절연막 패턴이 적층된 이미지 센서.
- 제 2 항에 있어서,상기 포토다이오드 보호용 패턴 및 상기 제 1 스페이서는 실리콘 산화막 및 실리콘 질화막이 순차적으로 형성된 이미지 센서.
- 제 2 항에 있어서,상기 제 2 스페이서는 제 3 및 제 4 절연막 패턴이 적층된 이미지 센서.
- 제 5 항에 있어서,상기 제 2 스페이서는 실리콘 산화막 패턴 및 실리콘 질화막 패턴이 순차적으로 형성된 이미지 센서.
- 제 1 항에 있어서,상기 플로팅 확산 영역은 상기 제 1 스페이서에 정렬된 저농도 불순물 영영역과 상기 제 2 스페이서에 정렬된 고농도 불순물 영역을 포함하는 이미지 센서.
- 제 1 항에 있어서,상기 포토다이오드 보호용 패턴 및 상기 제 1 스페이서와 상기 상기 기판 및 상기 트랜스퍼 게이트 사이에 개재된 버퍼 산화막을 더 포함하는 이미지 센서.
- 기판 상에 트랜스퍼 게이트를 형성하고,상기 트랜스퍼 게이트 일측의 상기 기판 내에 포토다이오드를 형성하고,상기 포토다이오드의 상면을 덮으며, 상기 트랜스퍼 게이트의 일측벽 및 상면으로 컨포말하게 연장된 포토다이오드 보호용 패턴과, 상기 트랜스퍼 게이트의 타측벽에 형성된 제 1 스페이서를 형성하고,상기 트랜스퍼 게이트 타측의 상기 기판 내에 저농도의 플로팅 확산 영역을 형성하고,상기 제 1 스페이서의 외측벽과, 상기 트랜스퍼 게이트의 일측벽과 인접한상기 포토다이오드 보호용 패턴 상에 형성된 제 2 스페이서를 형성하고,상기 트랜스퍼 게이트 타측의 상기 기판 내에 고농도의 플로팅 확산 영역을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제 9 항에 있어서,상기 포토다이오드 보호용 패턴 및 상기 제 1 스페이서를 형성하는 것은상기 기판 및 상기 트랜스퍼 게이트의 표면을 따라 컨포말하게 제 1 스페이서용 절연막을 형성하고,상기 제 1 스페이서용 절연막 상에 상기 포토다이오드 상부를 덮는 마스크 패턴을 형성하고,상기 마스크 패턴을 이용하여 상기 제 1 스페이서용 절연막을 이방성 식각하여 상기 포토다이오드 보호용 패턴 및 상기 제 1 스페이서를 형성하는 것을 포함하 는 이미지 센서의 제조 방법.
- 제 10 항에 있어서,상기 제 1 스페이서용 절연막을 형성하는 것은, 제 1 및 제 2 절연막을 순차적으로 형성하는 이미지 센서의 제조 방법.
- 제 11 항에 있어서,상기 제 1 스페이서용 절연막을 형성하는 것은, 실리콘 산화막 및 실리콘 질화막을 순서대로 적층하는 이미지 센서의 제조 방법.
- 제 9 항에 있어서, 상기 제 2 스페이서를 형성하는 것은,상기 결과물들의 표면을 따라 컨포말하게 제 2 스페이서용 절연막을 형성하고,상기 제 2 스페이서용 절연막에 대해 전면 이방성 식각 공정을 진행하여 상기 제 2 스페이서를 완성하는 것을 포함하는 이미지 센서의 제조 방법.
- 제 13 항에 있어서,상기 제 2 스페이서용 절연막을 형성하는 것은, 제 3 및 제 4 절연막을 순차적으로 형성하는 이미지 센서의 제조 방법.
- 제 13 항에 있어서,상기 제 2 스페이서용 절연막을 형성하는 것은, 실리콘 산화막 및 실리콘 질화막을 순차적으로 형성하는 이미지 센서의 제조 방법.
- 제 9 항에 있어서,상기 포토다이오드를 형성한 다음, 결과물 전면에 대해 열산화 공정을 진행하여, 상기 기판 및 상기 트랜스퍼 게이트의 표면에 버퍼 산화막을 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
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2007
- 2007-09-07 KR KR1020070091140A patent/KR20090025933A/ko not_active Application Discontinuation
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