KR20100077986A - 이미지 센서 및 그의 제조 방법 - Google Patents

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Abstract

이미지 센서 및 그의 제조 방법이 개시된다. 이 센서는, 반도체 기판의 상부에 형성된 트랜스퍼 트랜지스터용 제1 게이트 전극과, 반도체 기판의 상부에 형성된 드라이버 트랜지스터용 제2 게이트 전극과, 제1 및 제2 게이트 전극들을 포함하여 반도체 기판의 상부에 형성된 제1 층간 절연막 및 제1 층간 절연막에 매립되어, 제2 게이트 전극과 플로팅 확산 영역을 연결하는 제1 금속 배선을 구비하는 것을 특징으로 한다. 그러므로, 플로팅 확산 영역과 드라이브 트랜지스터를 연결하는 금속 배선을 층간 절연막의 상부가 아니라 층간 절연막의 내부에 매립된 형태로 제작하기 때문에 금속 배선이 포토 다이오드를 가리는 현상을 없애줄 수 있고, 금속 배선들간에 기생 커패시터를 미연에 방지하기 때문에 플로팅 확산 영역의 총 커패시턴스값을 감소시켜 감도를 개선시킬 수 있는 효과를 갖는다.
이미지 센서, 포토 다이오드, 금속 배선

Description

이미지 센서 및 그의 제조 방법{Image sensor and method for manufacturing the sensor}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 이미지 센서 및 그의 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학적 이미지를 전기적 신호로 변형시키는 소자로서, 크게 CMOS(Complementary Metal-Oxide-Silicon) 이미지 센서와 CCD(Charge Coupled Device) 이미지 센서로 구분된다. CCD 이미지 센서는 CMOS 이미지 센서에 비하여 광감도(Photo sensitivity) 및 노이즈(noise)에 대한 특성이 우수하나, 고집적화에 어려움이 있고 전력 소모가 높다. 이에 반하여, CMOS 이미지 센서는 CCD 이미지 센서에 비하여 공정들이 단순하고, 고집적화에 적합하며, 전력 소모가 낮다. 따라서, 최근에는 반도체 소자의 제조 기술이 고도로 발전함에 따라, CMOS 이미지 센서의 제조 기술 및 특성이 크게 향상되어 CMOS 이미지 센서에 대한 연구가 활발히 진행되고 있다.
통상적으로, CMOS 이미지 센서의 화소(pixel)는 빛을 받아들이는 포토 다이오드들과 포토 다이오드들로부터 입력된 영상신호들을 제어하는 트렌지스터들을 구 비한다. 이 트랜지스터들의 개수에 따라 CMOS 이미지 센서는 3T형이나 4T형 또는 공유 픽셀(shared pixel)형으로 구분된다. 여기서, 3T형은 1개의 포토 다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토 다이오드와 4개의 트랜지스터로 구성되며 공유 픽셀형은 두 개의 트랜지스터가 다른 트랜지스터들을 공유한다. 즉, CMOS 이미지 센서는 빛이 입사하여 마이크로 렌즈(Microlens)와 컬러 필터(color fileter)를 경유하여 포토 다이오드에 도달한 빛 에너지가 실리콘 내부에 전자와 홀을 생성시키게 되고 이때 발생되는 전자를 전압으로 변환하여 읽어내고 이것을 영상으로 구현 해 내는 소자이다.
이하, 일반적인 CMOS 이미지 센서의 단위 화소에 대한 레이아웃(lay-out)을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 4T형 이미지 센서의 평면도를 나타내고, 도 2는 일반적인 공유 픽셀형 이미지 센서의 평면도를 나타낸다.
도 3은 도 1 또는 도 2에 도시된 A-A'선 또는 B-B'선을 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 일반적인 CMOS 이미지 센서는 액티브 영역에서 가장 넓은 면적을 가지는 부분에 형성되는 포토 다이오드(PD)(10 또는 32)와, 포토 다이오드(PD) 이외의 액티브 영역과 오버랩되도록 형성되는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 포함한다.
이를 상세히 하면, CMOS 이미지 센서는 도 3에 도시된 바와 같이, 반도체 기판(50) 상에 형성된 에피층(미도시)과, 액티브 영역을 정의하며 반도체 기판(50)의 소자 분리 영역에 형성된 소자 분리막(52)과, 트랜스퍼 트랜지스터(Tx)와 드라이브 트랜지스터(Dx)를 위한 에피층 상에 게이트 절연막(미도시)을 개재하여 형성된 게이트 전극(56 및 58)과, 게이트 전극(56 및 58)의 양 측벽에 형성된 스페이서(미도시)와, 포토 다이오드 영역의 에피층에 형성된 n-형 확산 영역과, 각 트랜지스터(Tx 및 Dx) 사이의 액티브 영역에 형성된 LDD 영역(미도시)과, 스페이서 양측의 LDD 영역 상에 형성되는 소스 및 드레인 영역(54)과, 게이트 전극(56 및 58)을 덮도록 에피층 상에 형성되는 층간 절연막(60)과, 소스 및 드레인 영역(54)과 접촉하여 형성된 컨택 플러그(74)와, 게이트 전극들(56 및 58)에 각각 접촉하여 형성되는 컨택 플러그들(72 및 70)과, 컨택 플러그(72)의 상부에 형성되는 금속 배선(M11)과, 플로팅 확산 영역(Floating Diffusion, FD)과 드라이버 트랜지스터(Dx)의 게이트 전극(58)을 서로 전기적으로 연결하는 금속배선(M12)를 포함한다.
도 1 및 도 2를 참조하면, 전술한 이미지 센서는 플로팅 확산 영역(FD)과 드라이버 트랜지스터(Dx)를 금속 배선(M12)으로 연결하고 있다. 이때, 금속 배선(M12)을 연결할 때 공급 전압(Vdd 및 Vou) 및 각 트랜지스터(Tx, Rx, Sx 및 Dx)간의 연결을 위한 금속 배선들(미도시)이 함께 연결된다. 이와 같이 금속 배선이 많이 배치될 경우, 픽셀(pixel)의 수광부 영역(PD)을 가리게 된다(20 및 40). 이로 인해, 포토 다이오드(PD)로의 입사광이 줄어들게 되어 감도가 나빠지는 문제점이 있다. 이런 문제는 픽셀의 크기가 더 작아질수록 커진다. 또한 인접한 금속 배선들이 많아 도 3에 도시된 바와 같은 기생 커패시터(peri-cap)(Cp)로 인해 플로팅 확산 영역(FD) 노드와 연결된 총 커패시턴스값이 증가하여 이미지 센서의 감도를 저 하시킬 수도 있다.
본 발명이 이루고자 하는 기술적 과제는, 플로팅 확산 영역과 드라이브 트랜지스터를 연결하는 금속 배선을 층간 절연막 내부에 매립된 형태로 구현하여 빛이 입사되는 경로를 가리게 되는 문제점을 해소하고 플로팅 확산 영역의 커패시턴스 값을 감소시켜 감도를 개선시킬 수 있는 이미지 센서 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 이미지 센서는, 반도체 기판의 상부에 형성된 트랜스퍼 트랜지스터용 제1 게이트 전극과, 상기 반도체 기판의 상부에 형성된 드라이버 트랜지스터용 제2 게이트 전극과, 상기 제1 및 상기 제2 게이트 전극들을 포함하여 상기 반도체 기판의 상부에 형성된 제1 층간 절연막 및 상기 제1 층간 절연막에 매립되어, 상기 제2 게이트 전극과 플로팅 확산 영역을 연결하는 제1 금속 배선으로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 이미지 센서의 제조 방법은, 반도체 기판의 상부에 트랜스퍼 트랜지스터용 제1 게이트 전극과 드라이버 트랜지스터용 제2 게이트 전극을 형성하는 단계와, 상기 제1 및 상기 제2 게이트 전극들을 포함하여 상기 반도체 기판의 상부에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여, 상기 제2 게이트 전극과 플로팅 확산 영역을 노출시키는 트렌치를 형성하는 단계 및 상기 트렌치에 금속 물질을 매립하여 상기 플로팅 확산 영역과 상기 제2 게이트 전극을 연결하는 제1 금속 배선을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 이미지 센서 및 그의 제조 방법은 플로팅 확산 영역과 드라이브 트랜지스터를 연결하는 금속 배선을 층간 절연막의 상부가 아니라 층간 절연막의 내부에 매립된 형태로 제작하기 때문에 금속 배선이 포토 다이오드를 가리는 현상을 없애줄 수 있고, 금속 배선들간에 기생 커패시터를 미연에 방지하기 때문에 플로팅 확산 영역의 총 커패시턴스값을 감소시켜 감도를 개선시킬 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 이미지 센서를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 일 실시예에 의한 4T형 이미지 센서의 평면도를 나타내고, 도 5는 본 발명의 다른 실시예에 의한 공유 픽셀형 이미지 센서의 평면도를 나타낸다.
도 4 또는 도 5에 도시된 본 발명에 의한 CMOS 이미지 센서는 포토 다이오드(100, 130 또는 132), 트랜스퍼 트랜지스터(Tx, Tx1, Tx2), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)로 구성된다.
포토 다이오드(100, 130 또는 132)는 액티브 영역에서 가장 넓은 면적을 차지하며, 입사된 광을 감지하고, 감지된 광량에 따라 전하를 생성한다. 각종 트랜지 스터(Tx, Tx1, Tx2, Rx, Dx 및 Sx)는 포토 다이오드(100, 130 또는 132) 이외의 액티브 영역과 오버랩되도록 형성되어 있다. 구체적으로 살펴보면 다음과 같다.
트랜스퍼 트랜지스터(Tx)는 포토 다이오드(100, 130 및 132)에서 생성된 전하를 플로팅 확산 영역(Floating Diffusion, FD)(120 및 134)으로 운송하는 역할을 한다. 운송 전에 플로팅 확산 영역(FD)(120 및 134)은 포토 다이오드(100, 130 및 132)로부터의 전자들을 리셋 트랜지스터(Rx)를 온 시킴으로써 소정의 저 전하 상태(low charge state)로 설정된다.
리셋 트랜지스터(Rx)는 신호 검출을 위해 플로팅 확산 영역(FD)(120 및 134)에 저장되어 있는 전하를 배출하는 역할을 한다.
드라이브 트랜지스터(Dx)는 전하들을 전압 신호로 변환시키는 소스 팔로워(source follower) 역할을 수행한다.
이러한 CMOS 이미지 센서는 포토 다이오드(100, 130 및 132)에서 생성된 전하가 플로팅 확산 영역(FD)(120 및 134)으로 이동되면 리셋 트랜지스터(Rx)는 온되어 그 전하를 드라이브 트랜지스터(Dx)로 보내어 전압 신호로 변환시킨다.
도 6은 도 4에 도시된 C-C'선 또는 도 5에 도시된 D-D'선을 절취한 본 발명에 의한 이미지 센서의 단면도를 나타내다.
도 6을 참조하면, 반도체 기판(200)의 상부에 트랜스퍼 트랜지스터(Tx 또는 Tx1)용 제1 게이트 전극(210)이 형성되어 있다. 비록 도 6에 도시되지는 않았지만, P++형 반도체 기판(200) 상에 P-형 에피층(미도시)이 형성될 수도 있다.
포토 다이오드(206) 및 액티브 영역과 소자 분리 영역을 정의하는 소자 분리 막(202)이 반도체 기판(200)의 소자 분리 영역에 형성되어 있다.
드라이버 트랜지스터(Dx)용 제2 게이트 전극(208)은 반도체 기판(200)의 상부에 형성되어 있다.
제1 층간 절연막(220)은 제1 및 제2 게이트 전극들(210 및 208)을 포함하여 반도체 기판(200)의 상부에 형성되어 있다. 제1 금속 배선(230)은 제1 층간 절연막(220)에 매립되어, 제2 게이트 전극(208)과 플로팅 확산 영역(FD)을 연결한다. 제1 금속 배선(230)은 텅스텐, 알루미늄 및 폴리 실리콘층으로 이루어질 수 있다. 도 6에 도시된 제1 금속 배선(230)은 도 4 또는 도 5에 도시된 금속 배선(112 또는 154)에 해당한다.
이때, 제2 층간 절연막(222)은 제1 금속 배선(230)과 제1 층간 절연막(220)의 상부에 형성되어 있다. 콘텍 플러그(240)는 제1 및 제2 층간 절연막들(222 및 220)을 관통하여 형성되며, 제1 게이트 전극(210)과 연결되어 있다. 제2 금속 배선(250)은 제2 층간 절연막(222)의 상부에 형성되며, 콘텍 플러그(240)와 접촉되어 있다. 도 6에 도시된 제2 금속 배선(250)은 도 4 또는 도 5에 도시된 금속 배선(110, 150 또는 152)에 해당한다.
비록 도 6에 구체적으로 도시되지는 않았지만, 트랜스퍼 트랜지스터(Tx)와 드라이버 트랜지스터(Dx)를 위한 반도체 기판(200) 상에 게이트 절연막(미도시)을 개재하여 제1 및 제2 게이트 전극들(210 및 208)이 마련될 수 있음은 물론이다. 또한, 제1 및 제2 게이트 전극들(210 및 208) 양 측벽에 스페이서(미도시)가 더 마련될 수도 있다. 또한, 포토 다이오드(206)는 n-형 확산 영역에 해당하고, 각 트랜스 터(Tx, Rx, Dx 및 Sx) 사이의 액티브 영역에 LDD(Lightly Doped Drain) 영역(미도시)이 형성될 수도 있다. 또한, 스페이서 양측의 LDD 영역 상에 소스 및 드레인 영역(204)이 마련될 수도 있다.
이하, 본 발명의 실시예에 의한 이미지 센서의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 7a 내지 도 7f들은 본 발명의 실시예에 의한 이미지 센서의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 7a를 참조하면, 고농도 P++형 반도체 기판(200) 상에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(미도시)을 형성할 수도 있다. 여기서, 에피층은 포토 다이오드(206)에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드(206)의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이후, 반도체 기판(200)에서 소자 분리 영역과 활성 영역을 정의하는 소자 분리막(202)을 형성한다. 소자 분리막(202)은 STI(Shallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정을 이용하여 형성될 수 있다.
이후, 반도체 기판(200)의 상부에 트랜스퍼 트랜지스터(Tx)용 제1 게이트 전극(210)과 드라이버 트랜지스터(Dx)용 제2 게이트 전극(208)을 형성한다. 제1 및 제2 게이트 전극들(210 및 208)과 반도체 기판(200) 사이에 게이트 절연막(미도시)이 형성될 수도 있다.
이후, 각 트랜지스터의 게이트 전극(210 및 208)의 양측에 LDD 영역(미도시) 을 형성한다.
이후, 포토 다이오드(206)을 형성한다. 예를 들어, 포토 다이오드 영역(PD)이 노출되도록 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 이용하여 포토 다이오드 영역(PD)의 에피층 상에 저농도 n-형 불순물 이온을 주입하여 n-형 확산 영역(206)을 포토 다이오드로서 형성할 수 있다. 여기서, n-형 확산 영역(206)을 형성하기 위한 불순물 이온 주입은 LDD 영역보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다. 이 후, 스트립 공정으로 포토 레지스트 패턴을 제거한다.
이후, 각 게이트 전극(210 및 208)의 측벽에 스페이서(미도시)가 형성될 수도 있음은 물론이다. 예를 들어, 제1 및 제2 게이트 전극(210 및 208)이 형성된 반도체 기판(200)의 전면에 게이트 산화막을 증착한 후, 포토 리쏘그래피 공정과 건식 식각 공정을 이용하여 패터닝함으로써 게이트 산화막을 스페이서로서 형성할 수 있다. 여기서, 제1 및 제2 게이트 전극(210 및 208)의 상부에 형성된 게이트 산화막은 건식 식각 공정에 의해 제거되어 제1 및 제2 게이트 전극(210 및 208)의 상부 표면이 노출된다.
이후, 소스 및 드레인 영역(204)을 형성한다. 예를 들어, 각 트랜지스터의 소스 및 드레인 영역이 노출되도록 포토 레지스터 패턴(미도시)을 형성한 후, 포토 레지스트 패턴을 이용하여 노출된 소스 및 드레인 영역에 고농도의 불순물 이온을 주입하여 소스 및 드레인 영역(204)을 형성할 수 있다. 이후 스트립 공정으로 포토 레지스트 패턴을 제거한다.
전술한 도 7a에 도시된 각 층(202, 204, 206, 208 및 210)의 형성 순서는 전술한 바에 국한되지 않고 다양할 수 있으며, 본 발명은 이러한 층(202 내지 210)의 형성 순서에 국한되지 않는다.
한편, 도 7b에 도시된 바와 같이, 제1 및 제2 게이트 전극들(210 및 208)을 포함하여 반도체 기판(200)의 상부에 제1 층간 절연막(220A)을 형성한다. 반도체 기판(200)의 상부에 형성되는 제1 층간 절연막(220A)의 프로파일은 제1 및 제2 게이트 전극들(210 및 208)의 토폴로지에 따른다. 따라서, 제1 층간 절연막(220A)을 반도체 기판(200)의 상부에 증착한 후에, 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정에 의해 제1 층간 절연막(220A)을 평탄화시킬 수 있다.
이후, 도 7c에 도시된 바와 같이, 통상의 사진 및 식각 공정을 이용하여, 제1 층간 절연막(220A)을 식각하여, 제2 게이트 전극(208)과 플로팅 확산 영역(FD)(204)을 노출시키는 트렌치(224)를 형성한다. 예를 들어, 제1 층간 절연막(220A)의 상부에 트렌치(224)를 형성할 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 이용하여 제1 층간 절연막(220A)을 식긱하여 트렌치(224)를 형성할 수 있다.
이후, 도 7d에 도시된 바와 같이, 금속 물질 예를 들면 텅스텐, 알루미늄 및 폴리 실리콘중 적어도 하나의 물질을 트렌치(224)에 매립하면서 층간 절연막(220)의 상부 전면에 형성한다. 이후, 층간 절연막(220)의 상부면이 노출될때까지 금속 물질을 화학적 기계적으로 연마(CMP)하여, 플로팅 확산 영역(FD)(204)과 제2 게이트 전극(208)을 연결하는 제1 금속 배선(230)을 형성한다.
이후, 도 7e에 도시된 바와 같이, 제1 금속 배선(230)을 다른 금속 배선들(미도시)과 전기적으로 격리시키기 위해, 제1 금속 배선(230)과 제1 층간 절연막(220)의 상부에 제2 층간 절연막(222A)을 형성한다. 예를 들어, 제2 층간 절연막(222A)을 500Å 내지 3000Å 이하의 두께로 형성할 수 있다.
전술한, 제1 층간 절연막(220A) 및 제2 층간 절연막(222)은 산화막으로 구현될 수 있다.
이후, 도 7f에 도시된 바와 같이, 제1 및 제2 층간 절연막들(220 및 222A)을 식각하여 제1 게이트 전극(210)을 노출시키는 콘텍 홀(242)을 형성한다. 이후, 콘텍 홀(242)에 콘텍 플러그(240)를 형성한다.
이후, 도 6에 도시된 바와 같이, 콘텍 플러그(240)와 접촉하는 제2 금속 배선(250)을 제2 층간 절연막(222)의 상부에 형성한다.
전술한 본 발명에 의한 이미지 센서 및 그의 제조 방법에 의하면, 도 3에 도시된 금속 배선(M12)이 도 6에 도시된 바와 같이 트렌치(224)에 매립(230)된다. 따라서, 도 1 또는 도 2에 도시된 바와 같이 금속 배선(M12)에 의해 포토 다이오드(10 및 32)이 가려지는(20, 40 및 42) 것이 미연에 방지될 수 있다. 따라서, 포토 다이오드(100, 130 및 132)에 수광되는 광량이 일반적인 이미지 센서보다 많아져서 감도가 개선된다. 또한, 도 3에 도시된 바와 같이, 금속 배선들(M11 및 M12) 사이에 야기되는 기생 커패시터(fringe capacitor)(Cp)가 생기지 않으므로 플로팅 확산 영역(FD)의 커패시턴스가 감소되어 감도가 더욱 개선될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 4T형 이미지 센서의 평면도를 나타낸다.
도 2는 일반적인 공유 픽셀형 이미지 센서의 평면도를 나타낸다.
도 3은 도 1 또는 도 2에 도시된 A-A'선 또는 B-B'선을 절취한 단면도이다.
도 4는 본 발명의 일 실시예에 의한 4T형 이미지 센서의 평면도를 나타낸다.
도 5는 본 발명의 다른 실시예에 의한 공유 픽셀형 이미지 센서의 평면도를 나타낸다.
도 6은 도 4에 도시된 C-C'선 또는 도 5에 도시된 D-D'선을 절취한 본 발명에 의한 이미지 센서의 단면도를 나타내다.
도 7a 내지 도 7f들은 본 발명의 실시예에 의한 이미지 센서의 제조 방법에 의한 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
200 : 반도체 기판 202 : 소자 분리막
204 : FD 206 : 포토 다이오드
208, 210 : 게이트 전극 220 : 제1 층간 절연막
222 : 제2 층간 절연막 230 : 제1 금속 배선
240 : 콘텍 플러그 250 : 제2 금속 배선

Claims (7)

  1. 반도체 기판의 상부에 형성된 트랜스퍼 트랜지스터용 제1 게이트 전극;
    상기 반도체 기판의 상부에 형성된 드라이버 트랜지스터용 제2 게이트 전극;
    상기 제1 및 상기 제2 게이트 전극들을 포함하여 상기 반도체 기판의 상부에 형성된 제1 층간 절연막; 및
    상기 제1 층간 절연막에 매립되어, 상기 제2 게이트 전극과 플로팅 확산 영역을 연결하는 제1 금속 배선을 구비하는 것을 특징으로 하는 이미지 센서.
  2. 제1 항에 있어서, 상기 이미지 센서는,
    상기 제1 금속 배선과 상기 제1 층간 절연막의 상부에 형성된 제2 층간 절연막;
    상기 제1 및 상기 제2 층간 절연막들을 관통하여 형성되며, 상기 제1 게이트 전극과 연결된 콘텍 플러그; 및
    상기 제2 층간 절연막의 상부에 형성되며, 상기 콘텍 플러그와 접촉하는 제2 금속 배선을 더 구비하는 것을 특징으로 하는 이미지 센서.
  3. 제1 항에 있어서, 상기 이미지 센서는 4T형인 것을 특징으로 하는 이미지 센서.
  4. 제1 항에 있어서, 상기 이미지 센서는 공유 픽셀(shared pixel)형인 것을 특징으로 하는 이미지 센서.
  5. 제1 항에 있어서, 상기 제1 금속 배선은 텅스텐, 알루미늄 및 폴리 실리콘 중 적어도 하나로 이루어지는 것을 특징으로 하는 이미지 센서.
  6. 반도체 기판의 상부에 트랜스퍼 트랜지스터용 제1 게이트 전극과 드라이버 트랜지스터용 제2 게이트 전극을 형성하는 단계;
    상기 제1 및 상기 제2 게이트 전극들을 포함하여 상기 반도체 기판의 상부에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여, 상기 제2 게이트 전극과 플로팅 확산 영역을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치에 금속 물질을 매립하여 상기 플로팅 확산 영역과 상기 제2 게이트 전극을 연결하는 제1 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  7. 제6 항에 있어서, 상기 이미지 센서의 제조 방법은,
    상기 제1 금속 배선과 상기 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계;
    상기 제1 및 상기 제2 층간 절연막들을 식각하여 상기 제1 게이트 전극을 노 출시키는 콘텍 홀을 형성하는 단계;
    상기 콘텍 홀에 콘텍 플러그를 형성하는 단계; 및
    상기 콘텍 플러그와 접촉하는 제2 금속 배선을 상기 제2 층간 절연막의 상부에 형성하는 단계를 더 구비하는 것을 특징으로 하는 이미지 센서의 제조 방법.
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