KR100847845B1 - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 데드 영역을 제거할 수 있음과 아울러 다크 신호의 발생을 방지할 수 있는 씨모스 이미지 센서 및 그 제조방법에 관한 것이다. 본 발명에 따른 씨모스 이미지 센서는 액티브 영역 및 소자 분리 영역으로 정의된 반도체 기판상에 형성되는 P-형 에피층과, 상기 소자 분리 영역의 P-형 에피층에 형성되는 소자 분리막과, 상기 액티브 영역 중 포토 다이오드가 형성될 영역의 P-형 에피층에 n-형 불순물을 주입하여 형성되는 n-형 확산 영역인 포토 다이오드 영역과, 상기 포토 다이오드 영역과 일부 오버랩되도록 형성되는 게이트 전극과, 상기 포토 다이오드 영역과 일부 오버랩되는 게이트 전극 하부 영역에 형성되는 게이트 절연막과, 상기 게이트 전극 하부 영역에 형성되며, 상기 게이트 절연막을 감싸도록 형성되는 게이트 산화막을 포함한다.
이미지 센서, Dead Zone
Description
본 발명은 씨모스 이미지 센서에 관한 것으로, 보다 상세하게는 데드 영역을 제거할 수 있음과 아울러 다크 신호의 발생을 방지할 수 있는 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서(image sensor)는 광학적 이미지를 전기적 신호로 변형시키는 소자로서, 크게 CMOS(Complementary Metal-Oxide-Silicon) 이미지 센서와 CCD(Charge Coupled Device) 이미지 센서로 구분된다. CCD 이미지 센서는 CMOS 이미지 센서에 비하여 광감도(Photo sensitivity) 및 노이즈(noise)에 대한 특성이 우수하나, 고집적화에 어려움이 있고, 전력 소모가 높다. 이에 반하여, CMOS 이미지 센서는 CCD 이미지 센서에 비하여 공정들이 단순하고, 고집적화에 적합하며, 전력 소모가 낮다.
따라서, 최근에는 반도체 소자의 제조 기술이 고도로 발전함에 따라, CMOS 이미지 센서의 제조 기술 및 특성이 크게 향상되어 CMOS 이미지 센서에 대한 연구가 활발히 진행되고 있다.
통상적으로, CMOS 이미지 센서의 화소(pixel)는 빛을 받아들이는 포토 다이오드들과 포토 다이오드들로부터 입력된 영상신호들을 제어하는 트렌지스터들을 구비한다. 이 트랜지스터들의 개수에 따라 CMOS 이미지 센서는 3T형, 4T형으로 구분된다. 여기서, 3T형은 1개의 포토 다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토 다이오드와 4개의 트랜지스터로 구성된다.
도 1을 참조하면, 종래의 4T형 CMOS 이미지 센서는 액티브 영역(1)에서 가장 넓은 면적을 가지는 부분에 형성되는 포토 다이오드 영역(PD)과, 포토 다이오드 영역(PD) 이외의 액티브 영역(1)과 오버랩되도록 형성되는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx)를 구비한다. 여기서, 셀렉트 트랜지스터(Sx)에 대한 설명은 생략하기로 한다.
포토 다이오드(PD)는 입사되는 광을 감지하여 광량에 따라 전하를 생성한다.
트랜스퍼 트랜지스터(Tx)는 포토 다이오드(PD)에서 생성된 전하를 플로팅 확산 영역(Floating Diffusion, FD)으로 운송하는 역할을 한다. 운송 전에 플로팅 확산 영역(FD)은 포토 다이오드(PD)로부터의 전자들을 리셋 트랜지스터(Rx)를 온 시킴으로써 소정의 저 전하 상태(low charge state)로 설정된다.
리셋 트랜지스터(Rx)는 신호 검출을 위해 상기 플로팅 확산 영역(FD)에 저장되어 있는 전하를 배출하는 역할을 한다.
드라이브 트랜지스터(Dx)는 포토 다이오드(PD)로부터의 전하들을 전압 신호로 변환시키는 소스 팔로워(source follower) 역할을 수행한다.
이러한 CMOS 이미지 센서는 도 2에 도시된 바와 같이 포토 다이오드 영 역(PD) 및 액티브 영역(1)과 소자 분리 영역으로 정의된 P+형 반도체 기판(2)과, 상기 반도체 기판(2) 상에 형성되는 P-형 에피층(4)과, 상기 소자 분리 영역에 형성되는 소자 분리막(6)과, 에피층(4) 상에 게이트 절연막(8)을 개재하여 형성되는 게이트 전극(10)과, 상기 포토 다이오드 영역(PD)의 에피층(4)에 형성되는 n-형 확산 영역(14)과, 게이트 전극(10) 양 측벽에 형성되는 게이트 스페이서(12)와, 각 트랜지스터(Tx, Rx, Dx) 사이의 액티브 영역(1)에 형성된 LDD 영역(16)과, 플로팅 확산 영역(FD)의 에피층(4)에 n+형 불순물 이온을 주입하여 형성되는 n+형 확산 영역(18)을 구비한다.
이와 같은 CMOS 이미지 센서에서 포토 다이오드 영역(PD)과 트랜스퍼 트랜지스터(Tx)의 계면에서 포텐셜 베리어(Potential Barrier) 또는 포텐셜 포켓(Pocket)이 형성된다.
우선, 포토 다이오드 영역(PD)과 트랜스퍼 트랜지스터(Tx)의 계면에서 포텐셜 베리어가 형성되는 경우, 도 3에 도시된 바와 같이 포토 다이오드 영역(PD)에서 생성된 전자가 포텐셜 베리어로 인해 트랜스퍼 트랜지스터(Tx)를 통해 바로 플로팅 확산 영역(FD)으로 넘어가지 못하여 시간 지연이 나타난다.
또한, 포토 다이오드 영역(PD)과 트랜스퍼 트랜지스터(Tx)의 계면에서 포텐셜 포켓이 형성되는 경우, 도 4에 도시된 바와 같이 포토 다이오드 영역(PD)에서 생성된 전자가 포텐셜 포켓에 머물러 있게 되어 트랜스퍼 트랜지스터(Tx)를 통해 바로 플로팅 확산 영역(FD)으로 넘어가지 못하여 시간 지연이 발생한다.
이러한 포텐셜 베리어와 포텐셜 포켓에 의해 도 5에 도시된 바와 같이 신호 를 입력하여도 신호가 제대로 나오지 않는 데드 존(Dead Zone)이 나타나며, 시간 지연에 의해 다크 신호(Dark Signal)가 나타난다.
이를 해결하기 위하여, 트랜스퍼 트랜지스터(Tx)의 구동전압을 높이거나 트랜스퍼 트랜지스터(Tx)의 채널 영역에 주입되는 불순물 이온의 도즈를 줄이는 방법이 제안된 바 있다. 그러나, 이는 암전류(Dark current)를 증가시키는 단점이 있다.
이에 따라, 도 6에 도시된 바와 같이 트랜스퍼 트랜지스터(Tx) 하부 영역에 n-형 불순물 이온을 경사지게 주입하여 제2 n-형 확산 영역(20)을 형성한다.
이와 같이 제2 n-형 확산 영역(20)을 형성하여도 암전류에 취약한 실정이다.
따라서, 본 발명의 목적은 데드 존(Dead Zone)을 제거할 수 있음과 아울러 다크 신호의 발생을 방지할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는 데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 씨모스 이미지 센서는 포토 다이오드 영역과 액티브 영역 및 소자 분리 영역으로 정의된 상기 반도체 기판 상에 형성되는 P-형 에피층과, 상기 소자 분리 영역에 형성되는 소자 분리막과, 상기 트랜스퍼 트랜지스터를 위한 상기 에피층 상에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 포토 다이오드 영역의 상기 에피층에 n-형 불 순물을 주입하여 형성되는 n-형 확산 영역과, 상기 게이트 전극과 인접한 상기 포토 다이오드 영역의 일부 및 상기 게이트 전극의 일부와 오버랩되도록 형성되는 컨택 플러그를 구비하는 것을 특징으로 한다.
상기 게이트 전극의 양 측벽에 형성되는 게이트 스페이서와, 상기 게이트 스페이서와 동시에 형성되어 상기 포토 다이오드 영역을 보호하며 상기 포토 다이오드 영역과 일부 오버랩되도록 형성되는 컨택 플러그 하부 영역에서 낮은 두께를 가지는 단차부를 포함하는 절연막과, 상기 게이트 전극 및 절연막이 형성된 상기 에피층 전면에 형성되는 층간 절연막과, 상기 층간 절연막을 관통하여 상기 절연막의 단차부와 상기 게이트 전극의 상부를 노출시키며 상기 컨택 플러그가 내에 형성되는 컨택홀을 더 구비하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 씨모스 이미지 센서는 포토 다이오드 영역과 액티브 영역 및 소자 분리 영역으로 정의된 상기 반도체 기판 상에 형성되는 P-형 에피층과, 상기 소자 분리 영역에 형성되는 소자 분리막과, 상기 포토 다이오드 영역의 상기 에피층에 n-형 불순물을 주입하여 형성되는 n-형 확산 영역과, 상기 n-형 확산 영역과 일부 오버랩되도록 형성되는 게이트 전극을 구비하는 것을 특징으로 한다.
상기 n-형 확산 영역과 오버랩되는 상기 게이트 전극 하부 영역에 형성되는 게이트 절연막과, 상기 게이트 절연막을 포함하는 상기 에피층 전면에 형성되는 게이트 산화막을 더 구비하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 액티브 영역 및 소자 분리 영역으로 정의된 상기 반도체 기판 상에 P-형 에피층을 형성하는 단계와, 상기 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 트랜스퍼 트랜지스터를 위한 상기 에피층 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 금속층을 형성하는 단계와, 상기 게이트 절연막 및 게이트 금속층을 포토리쏘그래피 방법으로 패터닝하여 게이트 절연막 및 게이트 전극을 게이트 전극을 형성하는 단계와, 상기 포토 다이오드 영역의 상기 에피층에 n-형 불순물을 주입하여 n-형 확산 영역을 형성하는 단계와, 상기 게이트 전극의 일측벽에 게이트 스페이서를 형성하는 단계와, 상기 포토 다이오드 영역 상에 절연막을 형성하는 단계와, 상기 게이트 전극 및 절연막 상에 층간 절연막을 형성하는 단계와, 상기 포토 다이오드 영역과 인접한 상기 게이트 전극의 일부를 노출시키며 상기 포토 다이오드 영역의 일부를 노출시키도록 상기 층간 절연막을 관통하는 컨택홀을 형성하는 단계와, 상기 컨택홀 내에 컨택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 컨택홀을 형성하는 단계는 상기 게이트 전극과 인접한 상기 포토 다이오드 영역에서 상기 절연막을 소정 두께를 가지도록 식각하는 단계를 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 액티브 영역 및 소자 분리 영역으로 정의된 상기 반도체 기판 상에 P-형 에피층을 형성하는 단계와, 상기 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 포토 다이오드 영역의 상기 에피층에 n-형 불순물을 주입하여 n-형 확산 영역을 형성하는 단계와, 상기 포토 다이오드 영역의 일부에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 덮도록 상기 에피층 전면에 산화 공정을 이용하여 게이트 산화막을 형성하는 단계와, 상기 포토 다이오드 영역과 일부 오버랩되도록 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 트랜스퍼 트랜지스터(Tx)에 인접한 포토 다이오드 영역(PD)과 오버랩되도록 컨택 플러그를 형성하거나 게이트 전극을 형성한다. 이에 따라, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 오버랩된 컨택 플러그 또는 게이트 전극에 의하여 포토 다이오드 영역(PD)과 트랜스퍼 트랜지스터(Tx) 사이에서 발생하는 포텐셜 베리어를 낮출 수 있다. 따라서, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 포토 다이오드 영역(PD)에서 생성된 전자들이 쉽게 플로팅 확산 영역(FD)으로 전달될 수 있게 되어 데드 존(Dead Zone)을 없앨 수 있다. 또한, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 리셋 프로세싱할 때 더욱 완벽한 리셋을 이룰 수 있으며, 나아가 다크 신호 특성도 향상될 수 있다.
나아가, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 포토 다이오드 영역(PD)에서 생성된 전자들이 포텐셜 웰 영역에 모이게 되므로 트랜스퍼 트랜지스터(Tx)로부터 멀리 떨어진 곳에서부터 이동하는 전자들이 이동 중에 유실되는 확률이 줄어들게 되어 센서의 감도가 상승할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 7 내지 도 10e를 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 7을 참조하면, 본 발명의 제1 실시 예에 따른 CMOS 이미지 센서는 포토 다이오드 영역(PD) 및 액티브 영역과 소자 분리 영역으로 정의된 P+형 반도체 기판(102)과, 상기 반도체 기판(102) 상에 형성되는 P-형 에피층(104)과, 상기 소자 분리 영역에 형성되는 소자 분리막(106)과, 에피층(104) 상에 게이트 절연막(108)을 개재하여 형성되는 게이트 전극(110)과, 상기 포토 다이오드 영역(PD)의 에피층(104)에 형성되는 n-형 확산 영역(114)과, 플로팅 확산 영역(FD)을 향하는 게이트 전극(110)의 측벽에 형성되는 게이트 스페이서(112)와, 포토 다이오드 영역(PD) 상에 형성되며 포토 다이오드 영역(PD)보다 트랜스퍼 트랜지스터(Tx)와 인접한 포토 다이오드 영역(PD) 상에서 낮은 두께를 가지는 단차부(116a)를 포함하는 절연막(116)과, 상기 게이트 전극(110) 및 절연막(116)이 형성된 에피층(104) 전면에 형성되는 층간 절연막(118)과, 층간 절연막(118)을 관통하여 절연막(116)의 단차부(116a)와 게이트 전극(110)의 상부를 노출시키는 컨택홀(121)과, 층간 절연막(118)의 컨택홀(121) 내에 형성되는 컨택 플러그(120)를 구비한다.
컨택 플러그(120)는 트랜스퍼 트랜지스터(Tx)에 인접한 포토 다이오드 영 역(PD)과 오버랩되도록 형성된다. 이 오버랩된 컨택 플러그(120)에 의하여 포토 다이오드 영역(PD)과 트랜스퍼 트랜지스터(Tx) 사이에서 발생하는 포텐셜 베리어를 낮출 수 있다. 또한, 게이트 절연막(116)의 단차부(116a)는 트랜스퍼 트랜지스터(Tx)에 인접한 포토 다이오드 영역(PD) 상에서 다른 영역보다 얇은 두께를 가지도록 형성됨으로써 트랜스퍼 트랜지스터(Tx) 사이에서 발생하는 포텐셜 베리어를 낮출 수 있다. 이에 따라, 포토 다이오드 영역(PD)에서 생성된 전자들이 쉽게 플로팅 확산 영역(FD)으로 전달될 수 있게 되어 데드 존(Dead Zone)을 없앨 수 있다. 또한, 리셋 프로세싱할 때 더욱 완벽한 리셋을 이룰 수 있으며, 나아가 다크 신호 특성도 향상될 수 있다.
이러한 CMOS 이미지 센서의 제조방법을 도 8a 내지 도 8f와 결부하여 설명하기로 한다.
도 8a을 참조하면, 반도체 기판(102) 상에 에피층(104), 게이트 절연막(108), 게이트 전극(110) 및 n-형 확산 영역(114)이 형성된다.
*먼저, P+형 반도체 기판(102) 상에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(104)을 형성한다.
이 후, 에피층(104) 상에 트랜스퍼 트랜지스터(Tx)의 게이트 절연막(108)과 게이트 전극(110)을 형성한다.
이를 상세히 하면, 에피층(104) 상에 증착 방법을 통해 게이트 절연막, 게이트 금속층을 순차적으로 형성한다. 이어서, 마스크를 이용한 포토리쏘그래피 공정 에 의해 게이트 절연막과 게이트 금속층을 패터닝함으로써 게이트 절연막(108)과 게이트 전극(110)을 형성한다.
이 후, 에피층(104)의 포토 다이오드 영역(PD)이 노출되도록 포토레지스트 패턴을 형성한 다음, 노출된 포토 다이오드 영역(PD)에 n-형 불순물 이온을 주입하여 n-형 확산 영역(114)을 형성한다.
이어서, 도 8b에 도시한 바와 같이 게이트 전극(110)을 덮도록 에피층(104) 전면 상에 실리콘질화물(SiN, 112a)을 형성한다. 이 후, 게이트 전극(110)의 일부와 오버랩되어 실리콘질화물(112a)의 일부를 노출시키는 포토레지스트 패턴(124)을 형성한다.
이 후, 포토레지스트 패턴(124)을 이용한 에치백 공정을 실시하여 도 8c에 도시된 바와 같이 게이트 전극(110)의 일측에 게이트 스페이서(112)를 형성함과 아울러 포토 다이오드 영역(PD) 상에 절연막(116)을 형성한다. 여기서, 절연막(116)은 게이트 전극(110)의 상면과 일부 오버랩된다.
그 다음, 게이트 전극(110) 및 절연막(116)을 덮도록 에피층(104) 전면 상에 층간 절연막(118)을 형성한다.
이 후, 도 8d에 도시된 바와 같이 층간 절연막(118) 상에 포토레지스트 패턴(126)을 형성한다. 이때, 포토레지스트 패턴(126)은 게이트 전극(110)의 일부와 오버랩된 절연막(116)과 대응되는 층간 절연막(118)이 노출되도록 형성된다.
이 후, 포토레지스트 패턴(126)을 이용한 건식 식각 방법으로 층간 절연막(118)을 식각하여 도 8e에 도시된 바와 같이 컨택홀(121)을 형성한다. 이 때, 게이트 전극(110)와 오버랩된 절연막(116)이 제거되며, 이와 동시에 게이트 전극(110)과 인접한 n-형 확산 영역(114)의 일부와 대응되는 절연막(116)이 식각되어 단차부(116a)가 형성된다.
이어서, 도 8f에 도시된 바와 같이 컨택홀(121) 내에 컨택 플러그(120)를 형성한다.
도 9를 참조하면, 본 발명의 제2 실시 예에 따른 CMOS 이미지 센서는 포토 다이오드 영역(PD) 및 액티브 영역과 소자 분리 영역으로 정의된 P+형 반도체 기판(102)과, 상기 반도체 기판(102) 상에 형성되는 P-형 에피층(104)과, 상기 소자 분리 영역에 형성되는 소자 분리막(106)과, 포토 다이오드 영역(PD)의 에피층(14)에 형성되는 n-형 확산 영역(114)과, n-형 확산 영역(114)과 일부 오버랩되도록 형성되는 게이트 전극(134)과, 상기 n-형 확산 영역(114)과 오버랩되는 게이트 전극(134) 하부 영역에 형성되는 게이트 절연막(132)과, 게이트 절연막(132)을 포함하는 에피층(104) 전면에 형성되는 게이트 산화막(130)을 구비한다. 여기서, 본 발명의 제2 실시 예에서는 제1 실시 예와 동일한 구성요소에 대하여 동일한 번호를 부여한다.
게이트 절연막(132)은 실리콘산화물, 예를 들면 SiO2로 형성된다.
게이트 전극(134)은 트랜스퍼 트랜지스터(Tx)에 인접한 포토 다이오드 영역(PD)과 오버랩되도록 형성된다. 이 오버랩된 게이트 전극(134)에 의하여 포토 다이오드 영역(PD)과 트랜스퍼 트랜지스터(Tx) 사이에서 발생하는 포텐셜 베리어를 낮출 수 있다. 이때, 게이트 전극(116)과 오버랩된 포토 다이오드 영역(PD) 상에 게이트 절연막(132) 및 게이트 산화막(130)을 형성한다. 이에 따라, 포토 다이오드 영역(PD)에서 생성된 전자들이 쉽게 플로팅 확산 영역(FD)으로 전달될 수 있게 되어 데드 존(Dead Zone)을 없앨 수 있다. 또한, 리셋 프로세싱할 때 더욱 완벽한 리셋을 이룰 수 있으며, 나아가 다크 신호 특성도 향상될 수 있다.
이러한 CMOS 이미지 센서의 제조방법을 도 10a 내지 도 10f와 결부하여 설명하기로 한다.
도 10a을 참조하면, 반도체 기판(102) 상에 에피층(104), n-형 확산 영역(114) 및 게이트 절연층(132a)을 형성한다.
먼저, P+형 반도체 기판(102) 상에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(104)을 형성한다.
이 후, 에피층(104)의 포토 다이오드 영역(PD)이 노출되도록 포토레지스트 패턴을 형성한 다음, 노출된 포토 다이오드 영역(PD)에 n-형 불순물 이온을 주입하여 n-형 확산 영역(114)을 형성한다. 그 다음, 스트립 공정으로 포토레지스트 패턴을 제거한다.
이어서, 에피층(104) 전면 상에 게이트 절연층(132a)을 증착한다.
그 다음, 게이트 절연층(132a) 상에 후술될 게이트 전극(134)과 오버랩될 포토 다이오드 영역(PD) 일부 영역과 대응되도록 포토레지스트 패턴(136)을 형성한다.
이 후, 포토레지스트 패턴(136)을 이용한 건식 식각방법으로 게이트 절연 층(132a)을 패터닝함으로써 도 10bdp 도시된 바와 같이 게이트 절연막(132)을 형성한다. 그 다음, 스트립 공정으로 포토레지스트 패턴(136)을 제거한다.
이 후, 도 10c에 도시된 바와 같이 게이트 절연막(132)을 덮도록 에피층(104) 전면에 산화공정을 이용하여 게이트 산화막(130)을 형성한다.
이어서, 도 10d에 도시된 바와 같이 게이트 절연막(132) 상에 게이트 금속층(134a)을 형성한 다음, 포토레지스트 패턴(138)을 형성한다.
이 후, 포토레지스트 패턴(138)을 이용한 포토리쏘그래피 공정에 의해 게이트 금속층(132a)이 패터닝됨으로써 도 10e에 도시된 바와 같이 게이트 전극(134)이 형성된다. 여기서, 게이트 전극(134)은 포토 다이오드 영역(PD)과 일부 오버랩된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 씨모스 이미지 센서를 나타내는 평면도.
도 2는 도 1에 도시된 선 A-A'을 따라 절취하여 나타내는 씨모스 이미지 센서의 단면도.
도 3은 도 2에 도시된 씨모스 이미지 센서의 포텐셜을 나타내는 도면.
도 4는 도 2에 도시된 씨모스 이미지 센서의 다른 포텐셜을 나타내는 도면.
도 5는 도 2에 도시된 씨모스 이미지 센서의 시간에 따른 전압 변화를 나타내는 그래프.
도 6은 종래의 다른 씨모스 이미지 센서를 나타내는 단면도.
도 7은 본 발명의 제1 실시 예에 따른 씨모스 이미지 센서를 나타내는 단면도.
도 8a 내지 도 8f는 도 7에 도시된 씨모스 이미지 센서의 제조방법을 나타내는 도면들.
도 9는 본 발명의 제2 실시 예에 따른 씨모스 이미지 센서를 나타내는 단면도.
도 10a 내지 도 10e는 도 9에 도시된 씨모스 이미지 센서의 제조방법을 나타내는 도면들.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 반도체 기판 104 : 에피층
106 : 소자 분리막 108, 132 : 게이트 절연막
110, 134 : 게이트 전극 112 : 게이트 스페이서
114 : n-형 확산 영역 116 : 절연막
118 : 층간 절연막 120 : 컨택 플러그
130 : 게이트 산화막
Claims (6)
- 액티브 영역 및 소자 분리 영역으로 정의된 반도체 기판상에 형성되는 P-형 에피층과,상기 소자 분리 영역의 P-형 에피층에 형성되는 소자 분리막과,상기 액티브 영역 중 포토 다이오드가 형성될 영역의 P-형 에피층에 n-형 불순물을 주입하여 형성되는 n-형 확산 영역인 포토 다이오드 영역과,상기 포토 다이오드 영역과 일부 오버랩되도록 형성되는 게이트 전극과,상기 포토 다이오드 영역과 일부 오버랩되는 게이트 전극 하부 영역에 형성되는 게이트 절연막과,상기 게이트 전극 하부 영역에 형성되며, 상기 게이트 절연막을 감싸도록 형성되는 게이트 산화막을 구비하는 것을 특징으로 하는 씨모스 이미지 센서.
- 제1항에 있어서, 상기 게이트 산화막은,상기 포토 다이오드 영역과 오버랩되지 않는 게이트 전극 하부 영역에도 형성되는 것을 특징으로 하는 씨모스 이미지 센서.
- 제1항에 있어서, 상기 게이트 산화막은,상기 게이트 전극 하부 영역 및 상기 P-형 에피층 상에 형성되는 것을 특징 으로 하는 씨모스 이미지 센서.
- 제1항에 있어서, 상기 게이트 절연막은,SiO2인 것을 특징으로 하는 씨모스 이미지 센서.
- 반도체 기판 상에 에피층을 형성하는 단계와,상기 에피층에 n-형 불순물을 주입하여 n-형 확산 영역인 포토 다이오드 영역을 형성하는 단계와,게이트 전극이 형성될 영역 하부에 위치한 포토 다이오드 영역과 오버랩되는 에피층 상에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막을 덮도록 상기 에피층 전면에 게이트 산화막을 형성하는 단계와,상기 게이트 전극이 형성될 영역에 해당하는 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제5항에 있어서, 상기 게이트 절연막을 형성하는 단계는,상기 에피층 전면에 게이트 절연층을 증착하는 단계와,게이트 전극이 형성될 영역과 일부 오버랩되는 포토 다이오드 영역에 대응되 도록 포토 레지스트 패턴을 형성하는 단계와,상기 포토 레지스트 패턴을 이용하여 상기 게이트 절연층을 건식 식각하여 상기 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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| KR20000041451A (ko) * | 1998-12-22 | 2000-07-15 | 김영환 | 개선된 이미지센서 제조방법 |
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| KR20030037855A (ko) * | 2001-11-06 | 2003-05-16 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 및 그 제조방법 |
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