KR20030037855A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 리셋트랜지스터를 오프시킬 때 발생되는 센싱영역의 포텐셜변화로 인한 리셋노이즈를 억제할 수 있는 CMOS 이미지 센서 및 그 제조방법을 제공한다. 본 발명에 따른 CMOS 이미지 센서는 센싱영역 및 전원전압과 각각 접속되어, 온되는 경우 센싱영역에 저장된 전자를 전원전압으로 배출시키는 리셋트랜지스터를 포함하고, 리셋트랜지스터의 게이트 산화막은 전원전압에 인접한 부분보다 센싱영역에 인접한 부분에서 더 두꺼운 두께를 갖는 것을 특징으로 한다.
Description
본 발명은 씨모스(complementary metal oxide semiconductor; CMOS) 이미지 센서(image sensor) 기술에 관한 것으로, 특히 리셋 노이즈를 억제할 수 있는 CMOS 이미지 센서 및 그 제조방법에 관한 것이다.
CMOS 이미지 센서는 TV나 비디오(Video) 등을 주축으로 한 기존 이미지센서 시장에서의 성장뿐만 아니라 컴퓨터(Computer) 산업과 통신산업 등의 발달에 따른 디지털 스틸 카메라(Digital Still Camera), PC 카메라, 디지털 캠코더(Camcoder), PCS 시장의 성장에 비례하여 수요의 증대가 기대되며, 또한, 비디오 게임(Video Game) 기기, 경비용 카메라(Security Camera), 의료용 마이크로 카메라(Micro Camera), HDTV 등의 분야에서도 수요증가가 예상되고 있다.
도 1은 상기한 CMOS 이미지 센서의 단위화소(pixel) 회로도로서, 도 1에 도시된 바와 같이, 단위화소는 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터로 구성되어 있다. 또한, 4개의 트랜지스터는 트랜스퍼트랜지스터(Tx), 리셋트랜지스터(Rx), 드라이브트랜지스터(MD), 및 셀렉트트랜지스터(Sx)로 이루어져 있고, 센싱영역(SR)인 플로팅확산영역에는 캐패시턴스(Cfd)가 존재하며, 단위화소 외부에는 출력신호를 읽을 수 있도록 로드 트랜지스터가 형성되어 있다.
여기서, 리셋트랜지스터(Rx)는 센싱영역(SR) 및 전원전압(VDD)과 각각 접속되어, 온(ON)되는 경우에는 센싱영역(SR)에 저장되어 있는 전자를 전원전압(VDD)으로 배출시키고, 오프(OFF)되는 경우에는 리셋트랜지스터(Rx)의 게이트 하부의 채널영역에 있는 전자가 순간적으로 센싱영역(SR)과 전원전압(VDD) 중 한쪽으로 이동한다.
도 2 및 도 3은 이러한 리셋트랜지스터(Rx)의 동작을 설명하기 위한 도면으로서, 도 2는 리셋트랜지스터(Rx)의 단면도이고, 도 3은 리셋트랜지스터(Rx)의 온/오프(ON/OFF) 동작에 따른 포텐셜을 나타낸 도면이다.
도 2에 도시된 바와 같이, 리셋트랜지스터(Rx)는 필드산화막(2)에 의해 리셋트랜지스터 영역이 정의된 반도체 기판(1), 기판(1) 상에 형성된 게이트(4)와, 게이트(4) 양측의 기판(1) 내에 형성되고 센싱영역(SR) 및 전원전압(VDD)으로서의 드레인 및 소오스(6, 7)로 구성되어 있다. 또한, 게이트(4)와 기판(1) 사이에는 게이트 산화막(3)이 개재되며, 게이트(4)의 양측에는 스페이서(5)가 형성되어 있다.
이때, 리셋트랜지스터(Rx)를 오프시키게 되면, 도 2 및 도 3에 도시된 바와 같이, 게이트(4) 하부의 채널영역(8)의 전자가 센싱영역(SR) 및 전원전압(VDD) 중 한쪽으로 이동하게 되는데, 예컨대 전자가 전원전압(VDD)으로 이동하는 경우 전원전압(VDD)의 포텐셜은 변화가 없는 반면, 전자가 센싱영역(SR)으로 이동하는 경우에는 센싱영역(SR)의 포텐셜이 낮아지게 된다.
그러나, 리셋트랜지스터(Rx)의 게이트(4) 하부의 전자가 항상 일정한 양만큼 센싱영역(SR)으로 이동하는 것은 아니기 때문에, 센싱영역(SR)을 리셋시킬때마다 센싱영역의 포텐셜(potential)이 달라지는 문제가 발생하며, 이러한 포텐셜 변동은 리셋 노이즈를 발생시키는 원인으로 작용하게 된다.
또한, 이러한 이미지 센서는 용도에 따라 그 수를 달리하여 하나 이상의 단위화소로 이루어지기 때문에 각각의 단위화소에서 발생하는 리셋노이즈가 모여지게 되면, 결국 이미지 센서의 특성을 열화시키는 문제를 일으키게 된다.
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 리셋트랜지스터를 오프시킬 때 발생되는 센싱영역의 포텐셜변화로 인한 리셋노이즈를 억제할 수 있는 CMOS 이미지 센서를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 CMOS 이미지 센서의 제조방법을 제공하는 것이다.
도 1은 일반적인 CMOS 이미지 센서의 단위화소 회로도.
도 2는 종래의 CMOS 이미지센서의 리셋트랜지스터의 단면도.
도 3은 도 2의 리셋트랜지스터의 온/오프 동작에 따른 포텐셜을 나타낸 도면.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 CMOS 이미지센서의 리셋트랜지스터 제조방법을 설명하기 위한 단면도.
도 5는 도 4의 리셋트랜지스터의 온 동작에 따른 포텐셜을 나타낸 도면.
도 6은 도 4의 리셋트랜지스터의 오프 동작에 따른 포텐셜을 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
41 : 반도체 기판 42 : 필드산화막
43 : 게이트 산화막 44 : 게이트
45 : 포토레지스트 패턴 46 : N형 불순물 이온
47 : 스페이서 48 : 드레인
49 : 소오스 50 : 채널영역
SR : 센싱영역 VDD : 전원전압
Rx : 리셋트랜지스터
상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 CMOS 이미지 센서는 센싱영역 및 전원전압과 각각 접속되어, 온되는 경우 센싱영역에 저장된 전자를 전원전압으로 배출시키는 리셋트랜지스터를 포함하고, 리셋트랜지스터의 게이트 산화막은 전원전압에 인접한 부분보다 센싱영역에 인접한 부분에서 더 두꺼운 두께를갖는 것을 특징으로 한다.
또한, 상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 CMOS 이미지 센서는 필드 산화막에 의해 리셋트랜지스터 영역이 정의된 제 1 도전형의 반도체 기판; 리셋트랜지스터 영역 상에 형성된 게이트 산화막; 게이트 산화막 상에 형성된 게이트; 게이트 측벽에 형성된 스페이서; 게이트 양측의 기판에 형성된 제 2 도전형의 센싱영역 및 전원전압으로서의 드레인 및 소오스; 및 게이트 하부에 형성되는 채널영역을 포함하고, 게이트 산화막은 전원전압에 인접한 부분보다 센싱영역에 인접한 부분에서 더 두꺼운 두께를 갖는 것을 특징으로 한다.
또한, 상기 본 발명의 다른 목적을 달성하기 위하여, 본 발명에 따른 CMOS 이미지 센서의 제조방법은 제 1 도전형 반도체 기판 상에 필드산화막을 형성하여 리셋트랜지스터 영역을 정의하는 단계; 영역 상에 리셋트랜지스터의 게이트 산화막 및 게이트를 순차적으로 형성하는 단계; 게이트의 일부분으로 제 2 도전형 불순물 이온을 주입하는 단계; 기판을 열처리하여 게이트의 일부분 하부의 게이트 산화막 두께를 성장시키는 단계; 게이트 양측의 기판에 제 2 도전형 LDD 영역을 형성하는 단계; 게이트 측벽에 스페이서를 형성하는 단계; 및 스페이서 양측의 LDD 영역으로 제 2 도전형 고농도 불순물을 주입하여, 센싱영역 및 전원전압으로서의 드레인 및 소오스를 형성하는 단계를 포함하고, 게이트의 일부분은 센싱영역과 인접한 부분인 것을 특징으로 한다.
여기서, 제 1 도전형은 P형이고, 제 2 도전형은 N형이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 CMOS 이미지 센서의 리셋트랜지스터의 제조방법을 설명하기 위한 단면도이고, 도 5 및 도 6은 본 발명에 따른 CMOS 이미지 센서의 리셋트랜지스터를 온/오프시켰을 때의 포텐셜을 각각 나타낸다.
먼저, 도 4a 내지 도 4c를 참조하여 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법을 설명한다.
도 4a를 참조하면, P형 반도체 기판(41) 상에 필드산화막(42)을 형성하여 리셋트랜지스터 영역을 정의하고, 상기 영역 상에 리셋트랜지스터(Rx; 도 1 참조)의 게이트 산화막(43) 및 게이트(44)를 순차적으로 형성한다. 그 다음, 기판(41) 상부에 센싱영역(SR; 도 1 참조)에 인접한 리셋트랜지스터(Rx)의 게이트(44) 일부분이 노출되도록 포토레지스트 패턴(45)을 형성한 후, 노출된 게이트(44)의 상기 일부분으로 N형 불순물 이온(46)을 주입한다.
그리고 나서, 공지된 방법으로 포토레지스트 패턴(45)을 제거하고, 기판(41)의 표면결함을 제거하기 위하여 소정을 열처리공정을 수행한다. 이때, 게이트(44)의 일부분에 주입된 N형 불순물 이온에 의해 게이트(44)의 상기 일부분 하부의 게이트 산화막(43)이 성장하여, 도 4b에 도시된 바와 같이, 센싱영역(SR)에 인접한 부분의 게이트 산화막(43) 두께가 두꺼워진다.
도 4c를 참조하면, 공지된 LDD 공정을 수행하여 게이트(44) 양측의 기판에 N형 LDD 영역을 형성하고, 스페이서 공정으로 게이트(44)의 측벽에 절연막으로 이루어진 스페이서(47)를 형성한다. 그 후, 스페이서(47) 양측의 상기 LDD 영역으로고농도 N형 불순물을 주입하여, 센싱영역(SR) 및 전원전압(VDD)으로서의 N형 드레인 및 소오스(48, 49)를 형성한다.
다음으로, 도 4c와 도 5 및 도 6을 참조하여 상술한 CMOS 이미지 센서의 리셋트랜지스터의 동작을 설명한다.
도 4c에 도시된 바와 같이, 본 발명에 따른 리셋트랜지스터(Rx)의 게이트 산화막(43)은 전원전압(VDD)에 인접한 부분보다 센싱영역(SR)에 인접한 부분에서 더 두꺼운 두께를 갖는다. 즉, 본 발명은 트랜지스터의 게이트에 가해지는 전압이 동일한 경우 게이트 산화막 두께가 두꺼울수록 채널 포텐셜이 낮아지는 특성을 이용한 것으로, 센싱영역(SR)에 인접한 부분의 게이트 산화막(43)의 두꺼운 두께에 의해, 예컨대 리셋트랜지스터를 온시키는 경우에는, 도 5에 도시된 바와 같이, 채널영역(50)의 포텐셜이 전원전압(VDD)으로 갈수록 커지게 되어, 리셋트랜지스터를 오프시키는 경우, 도 6에 도시된 바와 같이, 전자가 센싱영역(SR)으로 이동하는 것 없이 전원전압(VDD)으로만 선택적으로 이동하여 배출된다.
따라서, 센싱영역의 포텐셜 변화가 방지되고, 이러한 포텐셜 변화로 인해 야기되는 리셋노이즈가 억제됨으로써, 결국 이미지 센서의 특성열화를 방지할 수 있다.
즉, 본 발명에 의하면 리셋트랜지스터의 게이트 산화막 두께를 전원전압에 인접한 부분보다 센싱영역에 인접한 부분을 더 두껍게 하여, 리셋트랜지스터를 온시키는 경우 센싱영역의 채널 포텐셜을 낮게 함으로써, 리셋트랜지스터의 오프시에 센싱영역으로의 전자이동을 방지하고 전원전압 영역으로만 선택적으로 전자를 배출시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
전술한 본 발명은 센싱영역의 포텐셜 변화가 방지되고, 이러한 포텐셜 변화로 인해 야기되는 리셋노이즈가 억제됨으로써, 결국 이미지 센서의 특성 열화를 방지할 수 있는 효과를 얻을 수 있다.
Claims (5)
- 센싱영역 및 전원전압과 각각 접속되어, 온되는 경우 상기 센싱영역에 저장된 전자를 상기 전원전압으로 배출시키는 리셋트랜지스터를 포함하는 CMOS 이미지 센서로서,상기 리셋트랜지스터의 게이트 산화막은 상기 전원전압에 인접한 부분보다 상기 센싱영역에 인접한 부분에서 더 두꺼운 두께를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
- 필드 산화막에 의해 리셋트랜지스터 영역이 정의된 제 1 도전형의 반도체 기판;상기 리셋트랜지스터 영역 상에 형성된 게이트 산화막;상기 게이트 산화막 상에 형성된 게이트;상기 게이트 측벽에 형성된 스페이서;상기 게이트 양측의 상기 기판에 형성된 제 2 도전형의 센싱영역 및 전원전압으로서의 드레인 및 소오스; 및상기 게이트 하부에 형성되는 채널영역을 포함하고,상기 게이트 산화막은 상기 전원전압에 인접한 부분보다 상기 센싱영역에 인접한 부분에서 더 두꺼운 두께를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
- 제 2 항에 있어서,상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는CMOS 이미지 센서.
- 제 1 도전형 반도체 기판 상에 필드산화막을 형성하여 리셋트랜지스터 영역을 정의하는 단계;상기 영역 상에 리셋트랜지스터의 게이트 산화막 및 게이트를 순차적으로 형성하는 단계;상기 게이트의 일부분으로 제 2 도전형 불순물 이온을 주입하는 단계;상기 기판을 열처리하여 상기 게이트의 상기 일부분 하부의 게이트 산화막 두께를 성장시키는 단계;상기 게이트 양측의 기판에 제 2 도전형 LDD 영역을 형성하는 단계;상기 게이트 측벽에 스페이서를 형성하는 단계; 및상기 스페이서 양측의 상기 LDD 영역으로 제 2 도전형 고농도 불순물을 주입하여, 센싱영역 및 전원전압으로서의 드레인 및 소오스를 형성하는 단계를 포함하고,상기 게이트의 일부분은 상기 센싱영역과 인접한 부분인 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 4 항에 있어서,상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20111129 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |