KR100483541B1 - 씨모스 이미지센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 출력단과 연결된 구동 및 선택트랜지스터의 RC 딜레이를 감소시켜 기준확대효과를 억제함과 동시에 접합 누설전류 특성을 향상시킬 수 있는 CMOS 이미지센서 및 그 제조방법을 제공한다.
본 발명은 구동 및 선택트랜지스터 영역이 정의된 고농도의 P형 반도체 기판; 기판에 형성된 저농도의 P형 에피층; 구동 및 선택트랜지스터 영역에 형성되고 상대적으로 농도가 높은 제 1 영역, 제 1 영역보다 농도가 낮은 제 2 영역 및 제 2 영역보다 농도가 낮은 제 3 영역으로 이루어진 계단형상의 도핑 프로파일을 가지는 미니 P웰; 및 미니 P웰 표면에 형성되고 역계단형상의 도핑 프로파일을 가지는 고농도의 N형 접합영역을 포함하는 CMOS 이미지센서에 의해 달성될 수 있다. 여기서, N형 접합영역은 제 3 영역에서만 에피층과 접하고, 동작시 다른 영역에 비해 제 3 영역에서 상대적으로 큰 공핍폭을 갖는다.
Description
본 발명은 CMOS 이미지센서 및 그 제조방법에 관한 것으로, 특히 기준확대효과를 억제함과 동시에 구동 및 선택트랜지스터의 접합 누설전류 특성을 향상시킬 수 있는 CMOS 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 이미지센서 (image sensor)는 광학영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로서, 빛을 감지하는 광감지 부분과 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로 부분으로 구성되어 있으며, CMOS 기술을 이용하여 화소 수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한다.
도 1은 일반적인 CMOS 이미지센서의 단위화소를 나타낸 회로도로서, 도 1에 나타낸 바와 같이, 단위화소는 수광소자인 1개의 포토다이오드(PD)와 4개의 트랜지스터(Tx, Rx, Dx, Sx)로 구성되고, 4개의 트랜지스터는 포토다이오드에 집속된 광전하를 플로팅노드로 운송하는 전송트랜지스터(Transfer transistor; Tx), 플로팅노드에 저장되어 있는 전하를 배출하여 리셋시키는 리셋트랜지스터(Reset transistor; Rx), 소오스팔로워버퍼증폭기(source follower buffer amplifier)로서 작용하는 구동트랜지스터(Drive transistor; Dx) 및 스위칭(switching) 및 어드레싱(addressing) 역할을 하는 선택트랜지스터(Select transistor; Sx)로 이루어진다. 또한, 단위화소의 플로팅노드에는 캐패시턴스(Cfd)가 존재하며, 단위화소 외부에는 출력신호를 읽을 수 있도록 로드트랜지스터가 형성되어 있다.
여기서, 단위화소의 전송 및 리셋트랜지스터(Tx, Rx)는 플로팅노드의 완전한 리셋을 위하여 낮은 문턱전압 또는 공핍모드(depletion)의 NMOS 트랜지스터로 이루어지고, 구동 및 선택트랜지스터(Dx, Sx)는 통상의 증가모드(enhancement mode) NMOS 트랜지스터로 이루어진다. 이에 따라, 전송 및 리셋트랜지스터(Tx, Rx)는 P웰의 형성없이 네이티브 NMOS 트랜지스터로 형성되고, 구동 및 선택트랜지스터(Dx, Sx)에는 P웰이 형성되는데, 이때 P웰은 통상의 P웰보다 크기가 작으므로 미니(mini) P웰이라 한다.
한편, 상술한 CMOS 이미지센서에서는 통상적으로 상호연관된 이중샘플링 (Correlated Double Sampling; CDS) 방법에 의해 광전하에 대응하는 전기적신호를 검출한다. 그러나, CDS 방법 중 출력단(Vo)의 소정 전압을 기준레벨 (Reference Level)로 잡을 때, 출력단(Vo)과 연결된 구동트랜지스터(Dx)와 선택트랜지스터(Sx)에 의해 야기되는 RC 딜레이(delay)로 인하여 기준레벨이 일정레벨로 급격히 증가하지 못하고 넓게 분포하는 이른바 기준확대효과(Reference Broadening Effect) 또는 기준벤딩효과(Reference Bending Effect)가 발생하여 CMOS 이미지센서에 이득 (gain)을 줄 수 있는 폭을 제한하여 이미지신호(image signal)의 증폭도 제한함으로써, 결국 CMOS 이미지센서의 특성 저하를 야기시키게 된다.
이를 해결하기 위하여 종래에는 미니 P웰의 크기를 감소시켜 구동 및 선택트랜지스터 영역에 부분적으로 형성하고 그 위치를 이동시켜 N형 접합영역의 일부가 미니 P웰에 비해 상대적으로 농도가 낮은 P형 에피층과 접하도록 하여 기판의 저항은 소폭 증가하더라도 N형 접합영역의 일부 공핍폭을 상대적으로 크게 증가시킴으로써 접합 캐패시턴스를 감소시켜 RC 딜레이를 최소화하는 방법이 제시되었다. 그러나, 접합영역과 에피층의 접합부분이 증가하면 할수록 구동 및 선택트랜지스터의 접합 누설전류 특성이 상대적으로 저하되어, 예컨대 접합영역이 저장 또는 전송의 역할을 수행하는 경우, 데이터 손실이나 노이즈 발생 등을 야기시켜, 결국 CMOS 이미지센서의 특성을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 출력단과 연결된 구동 및 선택트랜지스터의 RC 딜레이를 감소시켜 기준확대효과를 억제함과 동시에 접합 누설전류 특성을 향상시킬 수 있는 CMOS 이미지센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 구동 및 선택트랜지스터 영역이 정의된 고농도의 P형 반도체 기판; 기판에 형성된 저농도의 P형 에피층; 구동 및 선택트랜지스터 영역에 형성되고 상대적으로 농도가 높은 제 1 영역, 제 1 영역보다 농도가 낮은 제 2 영역 및 제 2 영역보다 농도가 낮은 제 3 영역으로 이루어진 계단형상의 도핑 프로파일을 가지는 미니 P웰; 및 미니 P웰 표면에 형성되고 역계단형상의 도핑 프로파일을 가지는 고농도의 N형 접합영역을 포함하는 CMOS 이미지센서에 의해 달성될 수 있다.
여기서, N형 접합영역은 제 3 영역에서만 에피층과 접하고, 동작시 다른 영역에 비해 제 3 영역에서 상대적으로 큰 공핍폭을 갖는다.
또한, 상기의 본 발명의 목적은 구동 및 선택트랜지스터 영역이 정의되고, 저농도의 P형 에피층이 형성되며, 필드 산화막에 의해 상기 구동 및 선택트랜지스터의 액티브 영역이 정의된 고농도의 P형 반도체 기판을 준비하는 단계; 기판 상에 구동 및 선택트랜지스터 영역의 일측을 약 1/3 정도 마스킹하는 제 1 버퍼층 패턴을 형성하는 단계; 기판 상에 제 1 버퍼층 패턴을 덮으면서 구동 및 선택트랜지스터 영역을 약 2/3 정도 마스킹하는 제 2 버퍼층 패턴을 형성하는 단계; 기판 상에 미니 P웰용 마스크를 이용하여 제 1 및 제 2 버퍼층 패턴이 형성된 구동 및 선택트랜지스터 영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 오픈된 영역의 기판으로 제 1 및 제 2 버퍼층 패턴을 관통하도록 P형 불순물이온을 주입하여 계단형상의 도핑 프로파일을 가지는 미니 P웰을 형성하는 단계; 및 포토레지스트 패턴과 제 2 및 제 1 버퍼층 패턴을 순차적으로 제거하는 단계를 포함하는 CMOS 이미지센서의 제조방법에 의해 달성될 수 있다.
여기서, 제 1 버퍼층 패턴은 액티브 영역의 일측으로 소정거리만큼 이동시킨 미니 P웰용 마스크를 이용하여 형성하고, 제 2 버퍼층 패턴은 상기 액티브 영역의 다른 측으로 소정 거리만큼 이동시킨 역-미니 P웰용 마스크를 이용하여 형성하거나, 음의 포토레지스트막과 액티브 영역의 다른 측으로 소정 거리만큼 이동시킨 미니 P웰용 마스크를 이용하여 형성한다.
또한, 제 1 및 제 2 버퍼층 패턴은 폴리실리콘막, 질화막 또는 산화막으로 각각 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 CMOS 이미지센서의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 구동 및 선택트랜지스터 영역(100)이 정의되고 저농도의 P형 에피층(51)이 형성된 고농도의 P형 반도체 기판(50)에 필드산화막(52)을 형성하여 구동 및 선택트랜지스터의 액티브 영역(200)을 한정함과 동시에 인접 소자 영역과 구동 및 선택트랜지스터 영역을 전기적으로 분리시킨다. 그 다음, 기판 전면 상에 제 1 버퍼층(23)을 증착하고, 제 1 버퍼층(23) 상부에 제 1 포토레지스트막을 도포한 후, 미니 P웰용 마스크(미도시)를 액티브 영역(200)의 일측, 바람직하게 -x축 방향으로 소정 거리만큼 이동시켜 노광을 수행한 후 현상하여, 구동 및 선택트랜지스터 영역(100)의 일측을 약 1/3 정도만 마스킹하는 제 1 포토레지스트 패턴(24)을 형성한다. 여기서, 제 1 버퍼층(23)은 폴리실리콘막, 질화막 또는 산화막으로 이루어진다.
도 2b를 참조하면, 제 1 포토레지스트 패턴(24)을 마스크로하여 하부의 제 1 버퍼층(23)을 식각하여 제 1 버퍼층 패턴(23A)을 형성하고, 공지된 방법에 의해 제 1 포토레지스트 패턴(24)을 제거한다. 그 다음, 제 1 버퍼층 패턴(23A)을 덮도록 기판 전면 상에 제 2 버퍼층(25)을 증착하고, 제 2 버퍼층(25) 상부에 제 2 포토레지스트막을 도포한 후, 역(reverse)-미니 P웰용 마스크(미도시)를 액티브 영역(200)의 다른 측, 바람직하게 ＋ x 축 방향으로 이동시켜 노광을 수행한 후 현상하여, 제 1 버퍼층 패턴(23A)을 덮으면서 구동 및 선택트랜지스터 영역(200)을 약 2/3 정도 마스킹하는 제 2 포토레지스트 패턴(24)을 형성한다. 이때, 역-미니 P웰용 마스크를 사용하는 대신, 음의 포토레지스트막을 도포하고 미니 P웰용 마스크를 이용하여 노광을 수행하는 것도 가능하다. 또한, 제 2 버퍼층(25)도 제 1 버퍼층(23)과 마찬가지로 폴리실리콘막, 질화막 또는 산화막으로 이루어진다.
도 2c를 참조하면, 제 2 포토레지스트 패턴(24)을 마스크로하여 하부의 제 2 버퍼층(25)을 식각하여 제 2 버퍼층 패턴(25A)을 형성하고, 공지된 방법에 의해 제 2 포토레지스트 패턴(24)을 제거한다. 그 다음, 기판 전면 상에 제 3 포토레지스트막을 도포하고, 미니 P웰용 마스크를 이동하는 것 없이, 제 3 포토레지스트막을 노광 및 현상하여 제 1 및 제 2 버퍼층 패턴(23A, 25A)이 형성된 구동 및 선택트랜지스터 영역(100)을 완전히 오픈시키는 제 3 포토레지스트 패턴(27)을 형성한다. 그 후, 제 3 포토레지스트 패턴(27)을 마스크로하여 기판의 오픈된 영역으로 제 1 및 제 2 버퍼층 패턴(23A, 25A)을 관통하도록 보론(Boron; B) 등의 P형 불순물이온을 주입하여 상대적으로 농도가 높은 제 1 영역(28A), 제 1 영역(28A)보다 농도가 낮은 제 2 영역(28B) 및 제 2 영역(28B)보다 농도가 낮은 제 3 영역(28C)으로 이루어진 계단형상의 도핑 프로파일(doping profile)을 가지는 미니 P웰(28)을 형성한다.
도 2d를 참조하면, 공지된 방법에 의해 제 3 포토레지스트 패턴(27)과 제 2 및 제 1 버퍼층 패턴(25A, 23A)을 순차적으로 제거하고, 도시되지는 않았지만, 게이트 산화막, 게이트 및 게이트 스페이서를 각각 형성한다. 그 다음, 마스크 공정 및 이온주입 공정에 의해 미니 P웰(28) 표면에 고농도의 N형 접합영역(29)을 형성한다. 이때, N형 접합영역(29)은 계단형상의 미니 P웰(28) 농도분포에 의해 역계단형상의 도핑 프로파일을 가지게 되어, 미니 P웰(28)의 제 1 및 제 2 영역(28A, 28B)에서는 미니 P웰(28)과 접하고 제 3 영역(28C)에서는 P형 에피층(21)과 접하게 된다. 이에 따라, 상대적으로 농도가 낮은 P형 에피층(21)과 접하는 부분의 N형 접합영역(29)의 공핍폭이 다른 부분에 비해 큰 공핍폭(depletion width)을 가지게 되어 접합 캐패시턴스가 상대적으로 감소하게 된다. 또한, 종래에 비해 접합영역(29)과 P형 에피층(21)과 접하는 부분이 감소되기 때문에 접합 누설전류 특성도 개선될 수 있다. 한편, 이와 같은 미니 P웰(28)의 도핑 프로파일에 의해 기판의 저항이 소폭 증가되나, 통상적으로 저항값은 양의 정수 범위에서 변동하지만 캐패시턴스는 차수(order) 단위로 변동하기 때문에, 기판의 저항이 증가하더라도 상대적으로 큰 캐패시턴스의 감소폭에 의해 RC 딜레이가 현저하게 감소될 수 있다.
상기 실시예에 의하면, 2층의 버퍼층 패턴을 이용한 이온주입에 의해 출력단과 연결되는 구동 및 선택트랜지스터가 형성되는 미니 P웰이 계단형상의 도핑 프로파일을 갖도록 하여 상대적으로 농도가 낮은 영역에서 N형 접합영역의 공핍폭을 증가시키는 것에 의해 N형 접합영역의 접합 캐패시턴스를 현저하게 감소시킴으로써 RC 딜레이를 감소시킬 수 있을 뿐만 아니라 접합영역과 에피층의 접합 부분을 감소시켜 접합 누선전류 특성도 개선할 수 있게 된다. 이에 따라, RC 딜레이에 의해 야기되는 기준레벨의 펄스파형 감소 및 이로 인한 기준확대효과를 억제할 수 있으므로, CMOS 이미지센서의 이득폭을 넓히고 이미지신호의 증폭을 용이하게 할 수 있을 뿐만 아니라 접합누설전류 특성저하에 의해 야기되는 데이터 손실이나 노이즈 발생 등을 방지함으로써 CMOS 이미지센서의 특성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 미니 P웰이 계단 형상의 도핑 프로파일을 갖도록 하여 출력단과 연결된 구동 및 선택트랜지스터 영역의 RC 딜레이를 감소시켜 RC 딜레이에 의해 야기되는 기준확대효과를 억제함과 동시에 접합누설전류 특성을 개선함으로써 CMOS 이미지센서의 특성을 향상시킬 수 있다.
도 1은 일반적인 CMOS 이미지센서의 단위화소를 나타낸 회로도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 CMOS 이미지센서의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : P형 에피층
22 : 필드산화막 23, 25 : 제 1 및 제 2 버퍼층
23A, 25A : 제 1 및 제 2 버퍼층 패턴
24, 26, 27 : 제 1 내지 제 3 포토레지스트 패턴
28 : 미니 P웰 29 : N형 접합영역
100 : 구동 및 선택트랜지스터 영역
200 : 액티브 영역
Claims (8)
- 구동 및 선택트랜지스터 영역이 정의된 고농도의 P형 반도체 기판;상기 기판에 형성된 저농도의 P형 에피층;상기 구동 및 선택트랜지스터 영역에 형성되고 상대적으로 농도가 높은 제 1 영역, 상기 제 1 영역보다 농도가 낮은 제 2 영역 및 상기 제 2 영역보다 농도가 낮은 제 3 영역으로 이루어진 계단형상의 도핑 프로파일을 가지는 미니 P웰; 및상기 미니 P웰 표면에 형성되고 역계단형상의 도핑 프로파일을 가지는 고농도의 N형 접합영역을 포함하는 CMOS 이미지센서.
- 제 1 항에 있어서,상기 N형 접합영역은 상기 제 3 영역에서만 상기 에피층과 접하는 것을 특징으로 하는 CMOS 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 N형 접합영역은 동작시 다른 영역에 비해 제 3 영역에서 상대적으로 큰 공핍폭을 가지는 것을 특징으로 하는 CMOS 이미지센서.
- 구동 및 선택트랜지스터 영역이 정의되고, 저농도의 P형 에피층이 형성되며, 필드 산화막에 의해 상기 구동 및 선택트랜지스터의 액티브 영역이 정의된 고농도의 P형 반도체 기판을 준비하는 단계;상기 기판 상에 상기 구동 및 선택트랜지스터 영역의 일측을 약 1/3 정도 마스킹하는 제 1 버퍼층 패턴을 형성하는 단계;상기 기판 상에 상기 제 1 버퍼층 패턴을 덮으면서 상기 구동 및 선택트랜지스터 영역을 약 2/3 정도 마스킹하는 제 2 버퍼층 패턴을 형성하는 단계;상기 기판 상에 미니 P웰용 마스크를 이용하여 제 1 및 제 2 버퍼층 패턴이 형성된 상기 구동 및 선택트랜지스터 영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로하여 오픈된 영역의 기판으로 상기 제 1 및 제 2 버퍼층 패턴을 관통하도록 P형 불순물이온을 주입하여 계단형상의 도핑 프로파일을 가지는 미니 P웰을 형성하는 단계; 및상기 포토레지스트 패턴과 제 2 및 제 1 버퍼층 패턴을 순차적으로 제거하는 단계를 포함하는 CMOS 이미지센서의 제조방법.
- 제 4 항에 있어서,상기 제 1 버퍼층 패턴은 상기 액티브 영역의 일측으로 소정거리만큼 이동시킨 미니 P웰용 마스크를 이용하여 형성하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 제 2 버퍼층 패턴은 상기 액티브 영역의 다른 측으로 소정 거리만큼 이동시킨 역-미니 P웰용 마스크를 이용하여 형성하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 제 2 버퍼층 패턴은 음의 포토레지스트막과 상기 액티브 영역의 다른 측으로 소정 거리만큼 이동시킨 미니 P웰용 마스크를 이용하여 형성하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
- 제 4 항에 있어서,상기 제 1 및 제 2 버퍼층 패턴은 폴리실리콘막, 질화막 또는 산화막으로 각각 이루어진 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
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| KR (1) | KR100483541B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101580323B1 (ko) * | 2009-05-06 | 2015-12-28 | 주식회사 동부하이텍 | 이미지 센서 |
-
2003
- 2003-04-29 KR KR10-2003-0026957A patent/KR100483541B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20040095929A (ko) | 2004-11-16 |
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