JP4739324B2 - フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法 - Google Patents

フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法 Download PDF

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Description

本発明は，フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法に関し，特に，フォトダイオード領域をトランジスタ形成領域の下にまで延在させて埋め込んだイメージセンサ及びその製造方法に関する。
イメージセンサには，ＣＣＤ（Charge
Coupled Device）とＡＰＳ（Active Pixel Sensor）とがあり，ＡＰＳの代表例としてＣＭＯＳイメージセンサがある。ＣＣＤはビデオカメラなどに利用され，ＣＭＯＳイメージセンサは廉価版のデジタルスチルカメラなどに利用される。両者のうち，ＣＭＯＳイメージセンサは，ＣＭＯＳプロセスにより製造することができるので製造コストが低く，またＣＣＤイメージセンサに比較して消費電力が少なく携帯電話や携帯情報端末などの電池駆動のデバイスに使用されている。
ＣＭＯＳイメージセンサは，光電変換素子としてフォトダイオードを有し，そのフォトダイオードに蓄積された電荷の量をソースフォロワトランジスタなどにより読み出すことで，入射光強度を電気信号として取り出す。既に実用化されているＣＭＯＳイメージセンサは，フォトダイオードとリセットトランジスタとソースフォロワトランジスタとセレクトトランジスタからなる３トランジスタタイプのものである。そして，最近，フォトダイオードとリセットトランジスタとの間にトランスファーゲートトランジスタを設けた４トランジスタタイプのＡＰＳが提案されている。
３トランジスタ型と４トランジスタ型ＡＰＳについては，たとえば，以下の特許文献１に記載されている。
４トランジスタ型ＡＰＳでは，トランスファーゲートトランジスタとリセットトランジスタとの接続点に浮遊拡散層からなるフローティング・ディフュージョン（ＦＤ）を設ける。そして，このフローティング・ディフュージョンをリセットトランジスタによりリセットレベルにした後，トランスファーゲートトランジスタを導通させてフォトダイオード領域に蓄積された電荷をフローティング・ディフュージョンに転送させそのポテンシャルを変化させ，このポテンシャルの変化をソースフォロワトランジスタを介して信号線に取り出す。フローティング・ディフュージョンにおけるリセット時のポテンシャルとフォトダイオードからの電荷転送時のポテンシャルとの差を検出することにより，ノイズ除去された信号を取り出すことができる。
さらに，フォトダイオードのオーバーフローを防止するためにオーバーフロードレイントランジスタを追加した５トランジスタ型ＡＰＳも提案されている。オーバーフロードレイントランジスタを制御することにより，フォトダイオードによる積分開始時間を制御することができ，グローバルシャッター方式の採用が可能になる。
このように，高性能化するに伴いピクセル内のトランジスタの数が増加し，フォトダイオード領域のピクセル面積に対する面積比率が低下し，いわゆる開口率の低下を招く。それを解決するために隣接ピクセル間でトランジスタなどの素子を共通化することが提案されている。しかし，４トランジスタ型ＡＰＳの場合，隣接ピクセル間で３個のトランジスタを共有するため，各ピクセルのレイアウトが完全に同一にならず，ピクセル間で光感度のばらつきが大きくなり，画質の低下を招いてしまう。
さらに，開口率の低下を防止するために，フォトダイオード領域をピクセル内のトランジスタ形成領域の下に埋め込む構成も提案されている。例えば，特許文献１に記載されるとおりである。
図１は，特許文献１に記載されたＣＭＯＳイメージセンサの断面図である。Ｐ型半導体基板５１上に形成されたＰ型エピタキシャル層５２上に，トランスファートランジスタＴＧのゲート電極５５と，リセットトランジスタのゲート電極５８と，ソースフォロワトランジスタのゲート電極６１とが，ゲート酸化膜５６，６３，６１を介して形成され，それらゲート電極の両側にソース・ドレイン領域５７，５９，６０，６２が設けられている。そして，エピタキシャル層５２の表面から深さ方向に高濃度Ｎ型のフォトダイオード領域５３が形成され，そのフォトダイオード領域５３は，トランスファーゲートトランジスタ，リセットトランジスタ，ソースフォロワトランジスタの下にも延在して埋め込まれている。また，フォトダイオード領域５３は，エピタキシャル層５２の表面に形成された高濃度のＰ＋領域により，表面の絶縁膜５４から離間されて埋め込まれており，この絶縁膜５４からのリーク電流による暗電流を抑制することができる。
このように，特許文献１に記載されたＣＭＯＳイメージセンサは，フォトダイオード領域をピクセル内のトランジスタ形成領域の下に重ねて埋め込むことで，開口率の低下を防止し，光感度を向上させている。
特開２００２−１６２４３号公報（２００２年１月１８日公開）
しかしながら，特許文献１に記載されたＣＭＯＳイメージセンサは，ピクセル内のトランジスタ形成領域の全領域の下にＮ型のフォトダイオード領域５３を埋め込んでいる。この埋設されたフォトダイオード領域５３は，エピタキシャル層５２の深い領域に延在するので，表面から入射する光が深い領域に埋設されたフォトダイオード領域５３に達する前に減衰し，埋設領域５３は感度向上に十分寄与することができない。
さらに，トランスファーゲートトランジスタＴＧやフローティング・ディフュージョン５７の直下にＮ型のフォトダイオード領域５３が形成されているので，トランスファーゲートトランジスタＴＧの閾値電圧Ｖｔｈを低く抑えることの障害になると共に，フローティング・ディフュージョン５７の接合容量を増加させてしまう。つまり，埋め込まれたＮ型フォトダイオード領域５３を表面のＮ型のソース・ドレイン領域と電気的に分離するために，両者の間のＰ型エピタキシャル層５２の不純物濃度を高くする必要がある。この高濃度のＰ型エピタキシャル層により，トランスファーゲートトランジスタのチャネル領域の濃度が高くなり，閾値電圧が高くなる。トランスファーゲートトランジスタの閾値電圧が高くなると，フォトダイオード領域５３からフローティング・ディフュージョン５７への電荷転送効率が低下し，感度低下を招くおそれがある。また，Ｎ型フローティング・ディフュージョン５７が形成されるＰ型エピタキシャル層５２の濃度が高いため，フローティング・ディフュージョン５７の接合容量が高くなる。接合容量が高くなると，フォトダイオード領域５３からの転送電荷に対応するフローティング・ディフュージョン領域の電圧変化の割合が小さくなり，感度低下を招く。
そこで，本発明の目的は，実質的な開口率を高くし且つ光感度を向上させたＣＭＯＳイメージセンサとその製造方法を提供することにある。
上記の目的を達成するために，本発明の第１の側面によれば，少なくともフォトダイオードとリセットトランジスタとソースフォロワトランジスタとをそれぞれ有するピクセルを複数形成されるピクセル領域と，ピクセル領域から読み出される読み出し信号を処理する周辺回路が形成される周辺回路領域とを有するイメージセンサであり，周辺回路領域のウエル領域よりもピクセル領域のウエル領域のほうが浅く形成されている。そして，ピクセル領域の浅いウエル領域内にリセットトランジスタまたはソースフォロワトランジスタが形成され，それらトランジスタのウエル領域の下に，フォトダイオード領域が埋め込まれる。かかる構成にすることで，ピクセルのフォトダイオード領域を基板表面から比較的浅い領域に埋め込むことができるので，基板表面からの入射光が減衰するまえに捕獲することができ，光感度を高くすることができる。そして，ピクセルのフォトダイオード領域がピクセルのアクティブ素子の下の比較的浅い位置に埋め込まれるので，実質的な開口率を高くすることができ，光感度が向上する。
上記第１の側面において，好ましい実施例では，周辺回路領域に形成される第１の素子分離構造よりもピクセル領域に形成される第２の素子分離構造のほうが浅く，埋め込まれたフォトダイオード領域は，前記第２の素子分離構造の下に形成される。
上記の目的を達成するために，本発明の第２の側面によれば，上記のイメージセンサの製造方法において，周辺回路領域に第１の深さを有する第１のウエル領域を形成する工程と，ピクセル領域に第１の深さよりも浅い第２のウエル領域を形成する工程と，ピクセル領域の第２のウエル領域の下にフォトダイオード領域を形成する工程と，フォトダイオード領域上の第２のウエル領域内にリセットトランジスタまたはソースフォロワトランジスタを形成する工程とを有する。この製造方法により，ピクセルのフォトダイオード領域をピクセルのアクティブ素子の下に埋め込めるとともに，同領域を基板表面から比較的浅い領域に埋め込むことができる。よって，上記と同様に，実質的な開口率を高め光感度を高くすることができる。
上記の目的を達成するために，本発明の第３の側面によれば，各ピクセルは，フォトダイオードとリセットトランジスタとの間に電荷転送用のトランスファーゲートトランジスタを有し，リセットトランジスタとトランスファーゲートトランジスタとの接続ノードであるフローティング・ディフュージョン領域がソースフォロワトランジスタのゲートに接続されている。そして，上記第１の側面の構成に加えて，フォトダイオード領域は，フローティング・ディフュージョン領域とトランスファーゲートトランジスタ領域の少なくとも一部領域の下には形成されていない。この構成にすることで，埋め込みフォトダイオード領域を浅くしたことに伴って，フローティング・ディフュージョン領域と埋め込んだフォトダイオード領域との分離のために，フローティング・ディフュージョン領域とトランスファーゲートトランジスタのソース・ドレイン領域が形成されるウエル領域の不純物濃度を高くする必要性がなくなる。その結果，フローティング・ディフュージョン領域の接合容量が高くなるのを防止することができる。また，トランスファーゲートトランジスタのチャネル領域の不純物濃度が高くなるのを防止し，そのトランジスタ閾値電圧が高くなるのを防止することができる。
上記の目的を達成するために，本発明の第４の側面によれば，少なくともフォトダイオードと，リセットトランジスタと，ソースフォロワトランジスタとを有するピクセルを複数有するピクセル領域と，前記ピクセルから読み出した信号を処理する周辺回路が形成される周辺回路領域とを有するＣＭＯＳイメージセンサであって，
前記周辺回路領域では，基板表面の第１導電型の第１のウエル領域内に，前記周辺回路を構成するトランジスタの第２導電型のソース・ドレイン領域が形成され，
前記ピクセル領域では，第１のウエル領域より浅い第１導電型の第２のウエル領域内に前記リセットトランジスタ及びソースフォロワトランジスタの第２導電型のソース・ドレイン領域が形成され，更に，前記基板表面近傍から深さ方向に延びる第１導電型の第１のフォトダイオード領域と，当該第１のフォトダイオード領域から前記リセットトランジスタまたはソースフォロワトランジスタのソース・ドレイン領域が形成される前記第２のウエル領域の下側に延在して埋め込まれる第２のフォトダイオード領域とが形成されることを特徴とする。
上記第４の側面においてより好ましい実施例では，前記周辺回路領域では，前記周辺回路トランジスタを分離する第１の分離構造が形成され，
前記ピクセル領域では，前記第１の分離構造より浅く，前記リセットトランジスタ及びソースフォロワトランジスタを分離する第２の分離構造が形成され，前記第２のフォトダイオード領域は，当該第２の分離構造の下に形成されることを特徴とする。
上記第４の側面においてより好ましい実施例では，各ピクセルは，前記フォトダイオードに接続されたトランスファーゲートトランジスタを有し，当該トランスファーゲートトランジスタと前記リセットトランジスタとがフローティング・ディフュージョン領域を介して接続され，当該フローティング・ディフュージョン領域が前記ソースフォロワトランジスタのゲートに接続され，前記第１のフォトダイオード領域上の基板表面に第１導電型のシールド領域が形成され，
前記トランスファーゲートトランジスタまたはフローティング・ディフュージョン領域の少なくとも一部は，前記第２のウエル領域よりも低濃度の第３のウエル領域内に設けられ，前記フローティング・ディフュージョン領域の下側に，前記第２のフォトダイオード領域が形成されていない領域を有することを特徴とする。
本発明によれば，ピクセル内のアクティブ素子の下の浅い領域にフォトダイオード領域を埋め込むことができるので，実質開口率を高くし光感度を高くしたＣＭＯＳイメージセンサを提供することができる。
特許文献１に記載されたＣＭＯＳイメージセンサの断面図である。 シリコン基板中における光透過率を示すグラフ図である。 ４トランジスタ型ＡＰＳの回路図である。 ４トランジスタ型ＡＰＳの動作波形図である。 共有４トランジスタ型のＡＰＳの回路図である 疑似４トランジスタ型ＡＰＳの回路図である。 疑似４トランジスタ型ＡＰＳの動作波形図である。 ３トランジスタ型ＡＰＳの回路図である。 第１の実施の形態におけるイメージセンサの全体構成を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態における製造工程を示す断面図である。 第１の実施の形態におけるピクセルのレイアウト図である。 第１の実施の形態におけるピクセルのレイアウト図である。 第１の実施の形態におけるピクセルのレイアウト図である。 第１の実施の形態におけるピクセルのレイアウト図である。 第２の実施の形態における製造工程を示す断面図である。 第２の実施の形態における製造工程を示す断面図である。 第２の実施の形態における製造工程を示す断面図である。 第２の実施の形態における製造工程を示す断面図である。 第２の実施の形態における製造工程を示す断面図である。 第２の実施の形態における製造工程を示す断面図である。 第２の実施の形態におけるピクセルのレイアウト図である。 第２の実施の形態におけるピクセルのレイアウト図である。 第２の実施の形態におけるピクセルのレイアウト図である。
符号の説明
Ｐ−Ｓｕｂ:基板 １０：ピクセル領域 １２：周辺回路領域
ＰＷ１：第１のＰ型ウエル領域 ＰＷ２：第２のＰ型ウエル領域
ＰＨＤ２：フォトダイオード領域
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図２は，シリコン基板中における光透過率を示すグラフ図である。横軸に基板深さ（μｍ），縦軸に光透過率（Ａ．Ｕ）が示される。赤（Ｒ）緑（Ｇ）青（Ｂ）の三原色のうち最も波長が短い青Ｂは，基板の浅い領域で多くの光子が光電変換されて大きく減衰し，光透過率は深くなるにしたがい大きく低下する。また，それより波長が長い緑Ｇや赤Ｒも，基板の浅い領域で光電変換され，光透過率は深くなるにしたがい低下する。図２のグラフからは必ずしも明確ではないが，赤Ｒや緑Ｇも，青Ｂと同様に基板深くなるにしたがい透過率が指数関数的に減衰しており，基板の深い領域では赤Ｒや緑Ｇの光の量も減衰し光電変換効率が低くなる。つまり，入射光は，基板内の浅い領域で急速に減衰する。
このシリコン基板中の光透過率から理解されるとおり，ＣＭＯＳイメージセンサでは，基板表面から入射する光は，できるだけ基板表面に近い浅い領域で光電変換された電荷を捕獲することが，光感度を上げるためには重要である。したがって，基板内にフォトダイオード領域を埋め込む構造にする場合は，できるだけ浅い領域にフォトダイオード領域を形成することが望まれる。
本実施の形態におけるＣＭＯＳイメージセンサの構成と製造方法を説明するまえに，ＣＭＯＳイメージセンサの４トランジスタ型，共用４トランジスタ型，疑似４トランジスタ型，３トランジスタ型について説明する。
図３は，４トランジスタ型ＡＰＳの回路図である。図３には，２行，１列に配列された２つのピクセルＰＸ１，ＰＸ２が示される。ピクセルＰＸ１，ＰＸ２は，フォトダイオードＰＤ１，ＰＤ２と，４個のトランジスタで構成される。４個のトランジスタは，リセット電圧ＶＲに接続されるリセットトランジスタＲＳＴと，同じくリセット電圧ＶＲに接続されるソースフォロワトランジスタＳＦと，ソースフォロワトランジスタＳＦと信号線ＳＧＬとの間のセレクトトランジスタＳＬＣＴと，リセットトランジスタＲＳＴとフォトダイオードＰＤとの間に設けられるトランスファーゲートトランジスタＴＧである。そして，トランスファーゲートトランジスタＴＧはフォトダイオードＰＤのカソード側に接続される。また，リセットトランジスタＲＳＴとトランスファーゲートトランジスタＴＧとの接続ノードは，フローティング・ディフュージョンＦＤ１，ＦＤ２であり，ソースフォロワトランジスタＳＦのゲートに接続される。
図４は，４トランジスタ型ＡＰＳの動作波形図である。仮にピクセルＰＸ１が選択される場合について説明する。まず，選択線ＳＬＣＴ１（図４中Select）をＨレベルに駆動してセレクトトランジスタＳＬＣＴを導通させた状態で，リセット線ＲＳＴ１をＨレベルに駆動してリセットトランジスタＲＳＴを導通させ，フローティング・ディフュージョンＦＤ１をリセット電圧レベルＶＲにリセットする。このリセットレベルがノイズ信号としてソースフォロワトランジスタＳＦとセレクトトランジスタＳＬＣＴを介して信号線ＳＧＬ（図４中Signal）に出力される。その後，トランスファーゲートトランジスタＴＧが導通すると，フォトダイオードＦＤのカソードに蓄積された電子からなる電荷がフローティング・ディフュージョンＦＤ１に転送され，フローティング・ディフュージョンＦＤの電圧が低下する。この電圧低下ΔＶは，転送された電荷量Ｑをフローティング・ディフュージョンＦＤの寄生容量Ｃで除したものになる。この低下したフローティング・ディフュージョンＦＤのレベルが，検出信号として信号線ＳＧＬに出力される。図示しない出力回路は，前述のノイズ信号と検出信号とのレベル差ΔＶを検出し，ピクセルの光強度信号として出力する。
このように，検出される光強度信号ΔＶを大きくするためには，フォトダイオードに入射する光の量を増やして光電変換効率を高め，フローティング・ディフュージョンＦＤの寄生容量Ｃを小さくすることが必要である。
図５は，共有４トランジスタ型のＡＰＳの回路図である。図３に示した４トランジスタ型ＡＰＳでは，各ピクセルに４個のトランジスタが設けられる。そのため，ピクセル面積当たりのフォトダイオードが形成される面積の比率である開口率が低下する。それを解決するために，図５のセンサーでは，隣接するピクセルで，リセットトランジスタＲＳＴとソースフォロワトランジスタＳＦとセレクトトランジスタＳＣＬＴとを共有する。共有領域ＳＨＡＲＥＤにこれら３つのトランジスタを形成すれば，２つのピクセルにつき５個のトランジスタを設ければ良く，１ピクセル当たり２．５個のトランジスタとなり，上記の開口率の低下を抑えることができる。
この共有４トランジスタ型ＡＰＳの動作は，図４と同様であり，セレクトトランジスタＳＬＣＴを導通させた状態で，リセットトランジスタＲＳＴによりフローティング・ディフュージョンＦＤ１，ＦＤ２をリセットし，その状態でノイズ信号を読み出し，その後トランスファーゲート信号ＴＧ１によりフォトダイオードＦＤ１側のトランスファーゲートトランジスタＴＧを導通させて検出信号を読み出す。更に，もう一つのピクセルの信号を読み出すために，上記と同じ動作を繰り返す。つまり，各ピクセルの信号の読み出しにおいて，共有化された３つのトランジスタがそれぞれ利用される。
図６は，疑似４トランジスタ型ＡＰＳの回路図である。疑似４トランジスタ型ＡＰＳのピクセルＰＸ１，ＰＸ２は，フォトダイオードＰＤと３個のトランジスタＲＳＴ，ＴＧ，ＳＦとで構成され，図３に示した４トランジスタ型のセレクトトランジスタＳＬＣＴが設けられていない。つまり，ソースフォロワトランジスタＳＦのソース端子が信号線ＳＧＬに直接接続されている。その代わりに，リセット電圧ＶＲとリセットトランジスタＲＳＴの制御を工夫して，実質的にセレクトトランジスタと同じ行選択機能を実現している。
図７は，疑似４トランジスタ型ＡＰＳの動作波形図である。まず，行選択動作としてリセット電圧ＶＲをＬレベルにした状態で，全リセット線をＨレベルに駆動して全ピクセルのリセットトランジスタＲＳＴを導通させ，全ピクセルのフローティング・ディフュージョンＦＤをＬレベルにする。この後，リセット電圧ＶＲをＨレベルに戻して選択行のリセット線をＨレベルに駆動し，選択行に属するピクセルのリセットトランジスタＲＳＴを導通させてフローティング・ディフュージョンＦＤ（１）のみをリセットレベルにする。この状態がノイズ信号として信号線ＳＧＬから読み出される。このとき，非選択行のフローティング・ディフュージョンＦＤ（２）はＬレベルであり，そこのソースフォロワトランジスタＳＦ（２）は信号線ＳＧＬに何らの影響も与えない。その後，選択行のトランスファーゲート線をＨレベルに駆動してトランスファーゲートトランジスタＴＧ（１）を導通させ，フォトダイオードＦＤ（１）の電荷をフローティング・ディフュージョンＦＤ（１）に転送し，検出信号を信号線ＳＧＬから読み出す。このときも，非選択行のソースフォロワトランジスタＳＦ（２）は信号線ＳＬＧに何らの影響も与えない。
このように，擬似４トランジスタ型ＡＰＳでは，セレクトトランジスタが設けられていなくても，リセット電圧ＶＲとリセットトランジスタのスタンバイ動作により非選択行からの信号線ＳＧＬへの影響をなくすことができ，実質的に行選択が可能になる。
図８は，３トランジスタ型ＡＰＳの回路図である。このピクセルＰＸ１，ＰＸ２は，フォトダイオードＰＤと，リセットトランジスタＲＳＴ，セレクトトランジスタＳＬＣＴ，ソースフォロワトランジスタＳＦとで構成される。フローティング・ディフュージョンＦＤはフォトダイオードＰＤのカソード電極である。但し，セレクトトランジスタＳＬＣＴとソースフォロワトランジスタＳＦとは逆の接続でもよい。
この３トランジスタ型ＡＰＳでは，最初にリセットトランジスタＲＳＴが導通しフローティング・ディフュージョンＦＤをリセットレベルにし，その後の積分期間中の受光によってフォトダイオードＰＤのカソードに発生する電子により，フローティング・ディフュージョンＦＤのレベルが低下し，その低下する信号を検出信号として信号線ＳＧＬから読み出す。
［第１の実施の形態］
以下，第１の実施の形態におけるＣＭＯＳイメージセンサの構造と製造方法について説明する。図９は，本実施の形態におけるイメージセンサの全体構成を示す断面図である。このイメージセンサは，Ｐ型シリコン基板P-Subの中央部に複数のピクセルを有するピクセル領域１０が設けられ，その周囲にピクセルから読み出した信号の処理を行う出力回路やリセット線やトランスファーゲート線を駆動する駆動回路などを含む周辺回路領域１２が設けられる。そして，周辺回路領域１２には，第１のＰ型ウエル領域ＰＷ１内に周辺回路を構成するトランジスタのソース・ドレイン領域が形成される。一方，ピクセル領域１０には，第１のＰ型ウエル領域ＰＷ１よりも浅い第２のＰ型ウエル領域ＰＷ２が形成され，その中にピクセル内のトランジスタのソース・ドレイン領域が形成される。そして，ピクセル領域１０では，第２のＰ型ウエル領域ＰＷ２の下にＮ型のフォトダイオード領域ＰＨＤ２が埋め込まれる。
ピクセル領域１０のＰ型ウエル領域ＰＷ２を周辺回路領域１２のＰ型ウエル領域ＰＷ１よりも浅く形成することで，その下に埋め込まれるフォトダイオード領域ＰＨＤ２を浅い領域に形成することができ，入射光が減衰しない浅い領域で生成される電子を，埋め込みフォトダイオード領域ＰＨＤ２で捕獲することができる。
また，図示しないが，ピクセル領域１０内の素子分離構造は，周辺回路領域１２の素子分離構造より浅く形成される。ピクセル領域１０内には，主にＮチャネルトランジスタが形成されるのに対して，周辺回路領域１２内には，ＣＭＯＳ回路を構成するＰチャネルとＮチャネルトランジスタが形成される。したがって，周辺回路領域ではＣＭＯＳ構成のためにある程度の深さを有する素子分離構造が必要であるが，ピクセル領域では素子分離構造をそれほど深くする必要がない。そこで，ピクセル領域の素子分離構造を浅く形成することができ，それに伴い，その下の浅い領域にＮ型フォトダイオード領域を形成することができる。
図１０〜図１７は，第１の実施の形態における製造方法の各プロセス（１）〜（８）を示す断面図である。また，図１８〜２１は，同ピクセルレイアウト図である。まず，図１５の断面図と，図１８のピクセルレイアウト図を参照して，第１の実施の形態におけるＣＭＯＳイメージセンサの構成を説明する。本実施の形態では，ピクセルは図６で説明した疑似４トランジスタ型ＡＰＳであり，その構成要素は，フォトダイオードＰＤと，トランスファーゲートトランジスタＴＧと，フローティング・ディフュージョンＦＤと，リセットトランジスタＲＳＴと，ソースフォロワトランジスタＳＦである。また，リセットトランジスタＲＳＴとソースフォロワトランジスタＳＦはリセット電圧ＶＲに接続され，ソースフォロワトランジスタＳＦは信号線ＳＧＬに接続される。
図１５には，他のプロセス断面図と同様に，ピクセルの断面構造と周辺回路の断面構造とが分離して示されている。そして，図１５のピクセルの断面は，図１８のレイアウト図に破線で示されたＡ−Ｂ，Ｃ−Ｄ−Ｅの断面に対応する。この図１８のレイアウト図には，ＳＴＩ（Shallow Trench Isolation）からなる分離溝（素子分離構造）で分離された活性領域と，３つのトランジスタＴＧ，ＲＳＴ，ＳＦのゲート電極を構成するゲートポリシリコンと，活性領域とゲート電極に形成されるコンタクトビアとが示されている。活性領域，ゲートポリシリコン，コンタクトビアのパターンが，図中右下に示されている。そして，図１８のレイアウト図には，ピクセル領域Ｐｉｘｅｌ内において，３つのトランジスタのゲート電極位置にＴＧ，ＲＳＴ，ＳＦの符号が与えられ，更に活性領域にフローティング・ディフュージョンＦＤとリセット電圧ＶＲとが示されている。
また，図１５の断面図において，周辺回路の断面構造にはＮチャネルトランジスタの構成が示され，第１のＰ型ウエル領域ＰＷ１を構成する深いＰ型不純物注入領域ＰＷ１−１と浅いＰ型不純物注入領域ＰＷ１−２とが，Ｐ型シリコン基板P-Sub内に形成される。したがって，周辺回路領域の第１のＰ型ウエル領域ＰＷ１は，深さＤＰ１に形成される。また，周辺回路の断面構造では，トランジスタを分離する分離溝STI(1)が比較的深く形成されている。このように，周辺回路領域では，深いＰ型ウエル領域ＰＷ１を形成することで，そこに形成されるＮ型トランジスタを高速動作可能な構造にすることができる。つまり，深いＰ型ウエル領域ＰＷ１を形成することで，そのＰ型ウエル領域ＰＷ１の基板表面部の不純物濃度を下げることができ，トランジスタのソース・ドレイン領域の接合容量を小さくすることができる。それによりトランジスタを高速化することができる。
さらに，ＣＭＯＳ構造に特有の寄生ＰＮＰＮ構造において，第１のＰ型ウエル領域ＰＷ１を深い領域で不純物濃度を高くすることで，ウエル領域に流れる基板電流による電圧上昇を抑制し，寄生ＰＮＰＮ構造のラッチアップを抑制することができる。なお，寄生ＰＮＰＮ構造は，たとえば，図示しないＰチャネルトランジスタのＮウエル領域内のＰ型ソース・ドレイン領域と，Ｎウエル領域と，図１５のＰウエル領域と，その中のＮ型ソース・ドレイン領域とで構成される。
以上のように，周辺回路領域においては，第１のウエル領域ＰＷ１を浅く形成することは好ましくなく，最適値にすることが望まれる。
一方，ピクセルの断面構造には，第１のＰ型ウエル領域ＰＷ１よりも浅い深さＤＰ２の第２のＰ型ウエル領域ＰＷ２が形成され，その第２のＰ型ウエル領域ＰＷ２内に，トランスファーゲートトランジスタＴＧ，リセットトランジスタＲＳＴ，ソースフォロワトランジスタＳＦのソース・ドレイン領域が形成される。これらのトランジスタはいずれもＮチャネルトランジスタである。また，浅いＰ型ウエル領域ＰＷ２に伴ってそれらのトランジスタを分離する分離溝STI(2)も周辺回路領域の分離溝STI(1)よりも浅く形成される。
そして，ピクセル領域には，フォトダイオード領域ＰＤを構成する第１のＮ型不純物注入領域ＰＨＤ１とそれより深い第２のＮ型不純物注入領域ＰＨＤ２とが形成されている。第１のフォトダイオード領域ＰＨＤ１は，トランスファーゲートトランジスタＴＧのゲート近傍に形成され，第２のフォトダイオード領域ＰＨＤ２は，第１のフォトダイオード領域ＰＨＤ１の下の領域と，第２のＰ型ウエル領域ＰＷ２の下の領域にも形成されている。つまり，第２のフォトダイオード領域ＰＨＤ２は，ピクセル内のリセットトランジスタＲＳＴやソースフォロワトランジスタＳＦの下に延在して埋設される。これにより，フォトダイオード領域の面積を平面視で大きくすることができ，開口率の改善をもたらす。
また，トランスファーゲートトランジスタＴＧとフローティング・ディフュージョンＦＤとは，第２のＰ型ウエル領域ＰＷ２より更に浅い第３のＰ型ウエル領域ＰＷ３内に形成される。更に，第２のフォトダイオード領域ＰＨＤ２は，フローティング・ディフュージョン領域ＦＤとトランスファーゲートトランジスタＴＧのゲート領域の下には形成されていない。この理由は次の通りである。領域ＦＤやゲートＴＧの下にも浅い第２のフォトダイオード領域ＰＨＤ２を形成すると，Ｎ型領域ＦＤとＮ型の第２のフォトダイオード領域ＰＨＤ２とを電気的に分離する必要があり，そのためにはＰ型ウエル領域ＰＷ３の不純物濃度を高くすることが必要になる。ところが，Ｐ型ウエル領域ＰＷ３の不純物濃度を高く形成すると，フローティング・ディフュージョン領域ＦＤの接合容量が高くなり，更に，トランスファーゲートトランジスタＴＧの閾値電圧が高くなる。フローティング・ディフュージョン領域ＦＤの接合容量の増大は，フォトダイオードから転送される電荷量に対する領域ＦＤの電圧変化量を少なくし，光感度の低下を招く。また，トランスファーゲートトランジスタＴＧの閾値電圧の増大は，フォトダイオードからの電荷転送効率を下げることになり，好ましくない。
そこで，フローティング・ディフュージョン領域ＦＤとトランスファーゲートトランジスタＴＧのゲート電極の下には，できるだけ第２のフォトダイオード領域ＰＨＤ２を形成しないようにすることが好ましい。ただし，レイアウトの都合上または十分な開口率を確保するために，これらの領域の下にはまったく第２のフォトダイオード領域ＰＨＤ２を形成しないようにするのではなく，これらの領域の下の少なくとも一部分において形成しないようにしてもよい。
上記のように，フローティング・ディフュージョン領域ＦＤやトランスファーゲートトランジスタＴＧの電極の下に第２のフォトダイオード領域ＰＨＤ２を形成しないようにしたことに伴い，第２のＰ型ウエル領域ＰＷ２に代えて，それより浅く且つ不純物濃度が低い第３のＰ型ウエル領域ＰＷ３が形成され，そのウエル領域ＰＷ３内に領域ＦＤが形成されウエル領域ＰＷ３上にゲート電極ＴＧが形成されている。
図１８のレイアウト図を参照しながら図１５の断面図の各領域を説明する。断面図Ａ−Ｂにおいて，部分Ａは分離溝STI(2)が形成され，その横にはＮ型の第１のフォトダイオード領域ＰＨＤ１が形成されている。また，この第１のフォトダイオード領域ＰＨＤ１の上の基板表面には，当該領域ＰＨＤ１を基板表面の絶縁膜から分離するために高濃度のＰ型シールド領域P+shieldが形成されている。そして，第１のフォトダイオード領域ＰＨＤ１の下にはＮ型の第２のフォトダイオード領域ＰＨＤ２が形成されている。第２のフォトダイオード領域ＰＨＤ２は，図１８中では破線で囲まれた逆Ｌ字型矩形領域である。断面Ａ−Ｂに沿って，トランスファーゲートトランジスタＴＧのゲート電極が形成されている。そのゲート電極の横にはＮ型の低濃度ドレイン領域ＮＬＤが形成され，この領域ＮＬＤがフローティング・ディフュージョン領域ＦＤとなる。
次に，断面Ｃ−Ｄにおいて，順に，分離溝STI(2)と，高濃度のＮ型コンタクト領域ＦＤＮと，リセットトランジスタＲＳＴのゲート電極と，リセット電圧ＶＲが接続される高濃度のＮ型コンタクト領域ＦＤＮとが形成されている。そして，断面Ｄ−Ｅにおいて，順に，ソースフォロワトランジスタＳＦのゲート電極と，信号線ＳＧＬがコンタクトされる高濃度のＮ型コンタクト領域ＦＤＮと，分離溝STI(2)とが形成されている。
そして，第２のフォトダイオード領域ＰＨＤ２は，第１のフォトダイオード領域ＰＨＤ１の下から，ソースフォロワトランジスタＳＦとリセットトランジスタＲＳＴの下まで延在して埋め込まれている。また，トランスファーゲートトランジスタのゲートＴＧの一部とフローティング・ディフュージョン領域ＦＤの一部の下にも埋め込まれる。但し，図１５と１８に示されるように，トランスファーゲートトランジスタＴＧのゲート電極の下では，第２の領域ＰＨＤ２は，第１のフォトダイオード領域ＰＨＤ１よりフローティング・ディフュージョンＦＤ側には設けられておらず，実質的なゲート領域が確保されている。よって，トランスファーゲートトランジスタＴＧのオン・オフ動作が保証される程度において，そのゲート電極の下には第２の領域ＰＨＤ２は形成されていない。また，第２のフォトダイオード領域ＰＨＤ２は，フローティング・ディフュージョン領域ＦＤの一部領域の下には設けられていない。
次に，図１０〜図１７の断面図と図１８〜図２１のレイアウト図とにしたがって，第１の実施の形態のイメージセンサの製造プロセスを説明する。
図１０のプロセス（１）では，Ｐ型シリコン基板Ｐ−Ｓｕｂの表面に素子分離STI(1)，STI(2)を，周辺回路領域とピクセル領域にそれぞれ形成する。具体的には，周辺回路部ではシリコン基板に約400nmのエッチングを行い、更に，ピクセル領域ではシリコン基板に約200nmのエッチングを行い、高密度プラズマCVD法によりシリコン酸化膜を形成し，化学的且つ機械的研磨を行って，シリコン酸化膜をエッチング溝内に埋め込み，素子分離構造STI(1),STI(2)を形成する。ここで，ピクセル領域に周辺回路部よりも浅い素子分離構造STI(2)を形成するのは、後の工程でピクセルの読出しトランジスタ下部に形成される第２のフォトダイオード領域ＰＨＤ２の深さをできるだけ浅くして，光感度を上げるためである。
次に，周辺回路部に第１のＰ型ウエル領域のイオン注入を行う。まず，深くＰ型ウエル領域PW1-1を，ボロンB，エネルギー300k，濃度3E13，チルト角0度のイオン注入で形成する。周辺回路のＮチャネルトランジスタが形成されるＰ型ウエル領域ＰＷ１は，基板の低抵抗化のために，不純物濃度は3E13程度の高濃度が必要である。更に，周辺回路部に浅いＰ型ウエル領域PW1-2を，ボロンB，エネルギー30k，濃度約〜5E12，チルト角7度のイオン注入で形成する。このイオン注入は，周辺回路のＮチャネルトランジスタの閾値電圧Vtをコントロールするために行われる。
一方，周辺回路のＮ型ウエル領域（図示せず）を形成するために，リンP，エネルギー600k，濃度3E13，チルト角0度のイオン注入と，ヒ素As，エネルギー160k，濃度2〜3E13，チルト角7度のイオン注入を行う。
図１１のプロセス（２）では，ピクセル部の第２のＰ型ウエル領域ＰＷ２が形成される。この第２のＰ型ウエル領域ＰＷ２は，ボロンB，エネルギー80k，濃度〜3E13，チルト角7度のイオン注入により形成される。そして，ピクセル部においてトランスファーゲートトランジスタＴＧのゲート電極及びフローティング・ディフュージョン領域ＦＤの下には第２のＰ型ウエル領域PW2のイオン注入は行わない。さらに，このイオン注入を，周辺回路部の第１のＰ型ウエル領域PW1-1の注入よりも低いエネルギーにして，第２のＰ型ウエル領域ＰＷ２を第１のＰ型ウエル領域よりも浅く形成している。これにより，後に形成する第２のフォトダイオード領域ＰＨＤ２を浅く形成することができる。
また、この第２のＰ型ウエル領域PW2のイオン注入は、ピクセル内の読出しトランジスタの閾値電圧Vtのコントロールも兼ねる。
さらに，ピクセル内のフォトダイオードPD，トランスファーゲートトランジスタTG、及びフローティング・ディフュージョン領域ＦＤに専用の第３のＰ型ウエル領域PW3を，ボロンB，エネルギー30k，濃度2E12，チルト角7度のイオン注入で形成する。この第３のＰ型ウエル領域PW3は，先の第１のウエル領域PW1内の周辺回路Ｎチャネルトランジスタの閾値コントロール濃度よりも１／２以下の濃度でボロンBを注入して、トランスファーゲートトランジスタTGの閾値電圧Vtをより低く形成する。トランスファーゲートトランジスタTGの閾値電圧Vtを低くすることにより、フォトダイオードPDからフローティング・ディフュージョン領域ＦＤへの電荷転送効率を高くすることができる。同時に、第３のP型ウエル領域ＰＷ３を基板濃度よりは高い濃度にすることで、トランスファーゲートトランジスタTGのチャネル部の電子に対するポテンシャルを高くして、フォトダイオードPDの飽和電荷量を多くする。また，第２のＰ型ウエル領域ＰＷ２よりも第３のＰ型ウエル領域ＰＷ３のほうが不純物濃度は低く，それによりトランスファーゲートトランジスタの閾値電圧を低くコントロールしている。
図１２のプロセス（３）では，ピクセル領域に第１のフォトダイオード領域PHD1を形成するイオン注入を行う。このイオン注入は，リンP，エネルギー207k，濃度1〜2E12，チルト角7度のイオン注入と，リンP，エネルギー135k，濃度1〜2E12，チルト角7度のイオン注入とからなる。このイオン注入により，先に形成した第３のＰ型ウエル領域PW3を打ち消して，フォトダイオードＰＤを構成する浅い領域の第１のN型拡散領域PHD1を形成する。
続いて，第１のフォトダイオード領域PHD1と重なり、その領域PHD1を囲む分離構造STI(2)の下まで広がった開口部をもつレジスタマスクを用いて、リンP，エネルギー325k，濃度1〜5E12，チルト角7度程度のイオン注入により、第２のN型拡散領域PHD2(Deep
Photo Diode)を形成する。これが第２のフォトダイオード領域PHD2となる。このイオン注入の領域は，図２０のレイアウト図に破線PD(PHD2)で示されるとおりである。ピクセル領域では，分離構造STI(2)が浅く形成され，更に第２のＰ型ウエル領域ＰＷ２も浅く形成されているので，第２のフォトダイオード領域PHD2の深さを比較的浅くすることができる。
図１３のプロセス（４）では，800℃程度の熱酸化により基板表面にゲート酸化膜ＧＯＸを約8nm形成し、その上にＣＶＤ法でポリシリコン膜ＧＰＯＬＹを180nm程度生成する。そして，周辺回路のＮチャネルトランジスタ部分のポリシリコン膜とピクセルのポリシリコン膜とにリンP，エネルギー20k，濃度4E15，チルト角7度のイオン注入を行い，800℃，60分程度のアニールを行って、ポリシリコン膜をＮ型にドープする。そして，ポリシリコン膜ＧＰＯＬＹをパターニングしてゲート電極とする。その後，周辺回路のＮチャネルトランジスタ部分とピクセルにおいて，ゲート電極をマスクにして，リンＰ，エネルギー20k，濃度4E13，チルト角0度のイオン注入（ＬＤＤ：Light
Doped Drain注入）を行い，ソース・ドレイン領域ＮＬＤを形成する。
次に，ピクセル内の第１のフォトダイオード領域ＰＨＤ１が形成されている基板表面にボロンB，エネルギー10k，濃度〜1E13，チルト角7度のイオン注入を行って、シールド拡散層P+shieldを形成し、フォトダイオードPDのＮ型拡散層ＰＨＤ１を埋め込み構造にする。つまり，第１のフォトダイオード領域ＰＨＤ１は，基板表面の酸化膜などから離間した構成となり，その酸化膜などによるリーク電流を原因とする暗電流を抑制することができる。
上記の構成により，フォトダイオードの受光領域が形成される深さは、次の通りである。第１のフォトダイオード領域PHD1では，基板表面近くの浅い領域まで拡散層ＰＨＤ１が形成されるので，フォトダイオードの空乏層は，浅い側で0.1μm程度の深さから基板の深い側に延びる。一方で，第２のフォトダイオード領域PHD2では，第２のＰ型ウエル領域PW2が0.3μm程度の深さのため，第２のフォトダイオード領域PHD2の空乏層は，浅い側で0.4μm程度の深さから基板の深い側に延び，深い側で1.0μm程度まで伸びる。つまり，第１のフォトダイオード領域PHD1は0,1〜0.4μｍ，第２のフォトダイオード領域PHD2は0.4〜1.0μｍである。
従って，図２のシリコン中の光透過曲線から概算すると、第１のフォトダイオード領域PHD1の(単位面積あたりの)光感度と，第２のフォトダイオード領域PHD2のみでの(単位面積あたりの)光感度の比は、赤で〜65％,緑で〜58％,青で〜36％程度になる。これに対して，ピクセル領域で浅い第２のＰ型ウエル領域ＰＷ２の代わりに深い第１のＰ型ウエル領域ＰＷ１を形成し，その下に同様の第２のフォトダイオード領域PHD2を形成した場合、第２のフォトダイオード領域PHD2は1.0〜1.4um程度の深さになる。この場合、第２フォトダイオード領域PHD2の(単位面積あたりの)光感度は，上記の浅いPHD2の場合に比べて，赤で55％，緑で48％，青で14％となる。つまり，本実施の形態のように，浅い第２のＰ型ウエル領域ＰＷ２の下に第２のフォトダイオード領域PHD2を埋め込んだほうが，光感度が大幅に向上することが理解できる。
図１４のプロセス（５）では，ピクセル内のリセットトランジスタRSTのソース・ドレイン領域，ソースフォロワトランジスタＳＦのソース・ドレイン領域に，コンタクト形成のための高濃度コンタクト領域ＦＤＮを，リンP，エネルギー15k，濃度〜2E15のN型イオン注入を行う。
次に，周辺回路部のゲート電極にサイドウオールＳＷを形成する。そのために，まず，熱酸化により100nmのシリコン酸化膜を形成し，ピクセル内のトランジスタやフォトダイオードFD，フローティング・ディフュージョン領域ＦＤを覆うレジストを形成し，それをマスクにしてシリコン酸化膜の全面エッチングを行う。その結果，周辺回路部とピクセル領域のトランスファーゲートトランジスタへのゲート配線やリセットトランジスタへのゲート配線のゲート電極にはサイドウオールを形成する。また，ピクセル内にはサイドウオール用のシリコン酸化膜SW-SIOを残す。
図１５のプロセス（６）では，周辺回路のNチャネルトランジスタ領域に，高濃度のソース・ドレイン領域NSDを形成するために，リンP，エネルギー13k，濃度2E15，チルト角7度のイオン注入を行う。そして，シリコン基板表面をフッ酸HFで処理した後、コバルトCoをスパッタリング法で形成し，〜520℃のラピッド・サーマル・アニールにより，ゲート電極とソース・ドレイン領域NSD上のシリコン表面にコバルトシリサイドCoSiを形成する。また、シリコン酸化膜上の未反応コバルト膜を除去して、更に，〜840℃のラピッド・サーマル・アニールを行う。
図１６のプロセス（７）では，絶縁膜を形成しコンタクトホールを形成する。まず，プラズマCVDによるシリコン酸化膜P-SIOを〜20nm程度と，プラズマCVDによるシリコン窒化膜P-SINを〜70nm程度とを形成する。この２層絶縁膜の上に，HDP-CVD（High
Density Plasma CVD）によるシリコン酸化膜HDP-SIOを〜1000nm程度形成し、表面をCMP研磨により平坦化する。そして，ピクセル内のコンタクト用注入を行った領域FDNに、コンタクトホールM1C1を形成する。また，ピクセル内のＰ型ウエル領域ＰＷ２へのコンタクトホールと，周辺回路内のコンタクトホールM1C2とを形成する。同時に，Ｐ型ウエル領域ＰＷ１へのコンタクトホールM1C2も形成される。なお，コンタクトホールM1C2は，先に形成したコバルトシリサイドCoSiが形成されている領域へのコンタクトホールであり，シリサイドがエッチングストッパとなるので，コンタクトホールM1C1とは異なるプロセスで形成される。
図１７のプロセス（８）では，コンタクト開口後，チタンTi(〜30nm)と窒化チタンTiN(〜50nm)をスパッタ形成し、CVDによるタングステンW膜(〜300nm)を堆積してコンタクトホールを埋め込み、表面のTi/TiN/Wの３層膜をCMP研磨により除去して、コンタクトホール内にタングステンプラグを形成する。その後，Ｔi(〜30nm)/TiN(〜50nm)/Al(〜400nm)/Ｔi(〜5nm)/ＴiN(〜50nm)のスパッタ成膜とフォト・エッチング工程により，第１メタル配線M1Lを形成する。
そして，HDPプラズマ酸化膜HDP-SIO(〜750nm)とプラズマ酸化膜P-SIO(〜1100nm)の堆積とCMP研磨により第１メタル配線M1L上に平坦化された層間絶縁膜を形成する。この層間絶縁膜にビアVia1を形成し，前述のコンタクトのＷプラグの形成と第１メタル配線の形成と同様の工程により、ビアVia1内のWプラグと第２メタル配線M2Lを形成する。
ビアVia1と第２メタル配線M2Lは周辺回路部のみに形成され、ピクセル内は第１メタル配線M1Lまで形成され，第２メタル配線は形成されない。これにより，ピクセルに入射する光の遮光が抑制される。なお，図１７の断面図ではリセット電圧配線VRのために第２のメタル配線M2Lが形成されているが，図２１に示すとおり，この第２のメタル配線M2Lはピクセル内の第２のフォトダイオード領域PHD2の外側に位置し，入射光を遮光するものではない。最後に第１メタル配線上の平坦化と同様の工程により，第２メタル配線上に平坦化された絶縁膜HDP-SIO/P-SIOを形成し、プラズマCVDによるシリコン窒化膜P-SINからなるカバー膜を堆積する。
図１８のレイアウト図は，図１６のコンタクトホールM1C1が形成された状態を示す。１個のピクセルPixelにおいて，Ｎ型の第２のフォトダイオード領域PHD2がその領域の大部分に重なるように埋設されている。但し，第２のフォトダイオード領域PHD2は，フローティング・ディフュージョン領域ＦＤの一部の下とトランスファーゲートトランジスタＴＧのゲート電極の大部分の下とには形成されていない。この理由は前述の通りであり，これにより，フローティング・ディフュージョン領域ＦＤの接合容量を低く抑え，トランスファーゲートトランジスタＴＧの閾値電圧を低く抑えることができる。また，図１８中，横方向に延びるトランスファーゲートトランジスタへのゲート配線（図中TG線）とリセットトランジスタＲＳＴへのゲート配線（図中RST線）は，表面にコバルトシリサイドが形成され低抵抗化されている。一方，ピクセル内のトランジスタTG,RST,SFのゲート電極上にはコバルトシリサイドは形成されていない。この理由は，ピクセル内においては，コバルトシリサイドによる遮光効果をなくし，第２のフォトダイオード領域PHD2への入射光の到達を妨げないようにするためである。
図１９のレイアウト図には，ピクセル領域の第２のP型ウエル領域PW2と第３のP型ウエル領域PW3を形成するマスクの関係が示される。第３のP型ウエル領域PW3のマスクは太枠（太枠内にイオン注入）で示され，第２のP型ウエル領域PW2のマスクは灰色（灰色内にイオン注入）で示されている。これによれば，トランスファーゲートトランジスタTGのゲート電極とその両側には第２のP型ウエル領域PW2が形成されず，それより浅くて低濃度の第３のP型ウエル領域PW3のみが形成される。特に，トランスファーゲートトランジスタTGのゲート電極の下と，フローティング・ディフュージョン領域ＦＤの下には，第２のフォトダイオード領域PHD2は形成されず，その領域には，浅くて低濃度の第３のP型ウエル領域PW3が形成される。これにより，トランスファーゲートトランジスタTGの閾値電圧を低くし，フローティング・ディフュージョン領域ＦＤの接合容量を低くする。
図２０のレイアウト図は，図１７の第１のメタル配線M1Lが形成された状態を示す。第１のメタル配線M1Lは，コンタクトビアに接続されて形成されている。特に，フローティング・ディフュージョン領域ＦＤのコンタクトビアとソースフォロワトランジスタＳＦのゲート電極上のコンタクトビアが，第１のメタル配線M1Lにより接続されている（図中SF-FD）。そして，第１のメタル配線M1Lは，第１及び第２のフォトダイオード領域PHD1,PHD2に重ならないようにそれら領域の外側に形成され，入射光を遮光しないようにしている。
図２１のレイアウト図は，図１７の第２のメタル配線M2Lが形成された状態を示す。層間絶縁膜に形成されたビアVia1に接続する第２のメタル配線M2Lが縦方向に延びるように形成され，信号線SGLとリセット電圧線VRLとが形成される。この第２のメタル配線M2Lも，第１及び第２のフォトダイオード領域PHD1,PHD2と重ならないようにそれら領域の外側に形成され，入射光を遮光しないようにしている。
上記のレイアウト図から理解されるとおり，ピクセル内の狭い領域に浅い第１のフォトダイオード領域PHD1が形成され，ピクセル内の比較的広い領域に深い第２のフォトダイオード領域PHD2が形成されている。入射された光は，両フォトダイオード領域PHD1,PHD2で光電変換される。本実施の形態では，両フォトダイオード領域PHD1,PHD2のピクセル内での面積占有率は，約４％，３４％である。そして，両領域を設けたことによる実質的な開口率は，第２の領域PHD2の深さ領域に達するまでの光の減衰を考慮しても，赤で約２６％，緑で約２４％，青で約１６％と，第１の領域PHD1のみの場合（４％）に比較して大幅に改善されている。また，第２のP型ウエル領域PW2を浅く形成して第２の領域PHD2を浅く形成したことによっても，実質開口率はより高くなっている。
［第２の実施の形態］
第２の実施の形態は，３トランジスタ型ＡＰＳに適用した例である。図２２〜２５はプロセスを示す断面図で，図２６〜３０はピクセルのレイアウト図である。図２２〜２５の断面図は，図２６のレイアウト図中の断面Ａ−Ｂ，Ｃ−Ｄ−Ｅに沿った断面を示す。
３トランジスタ型ＡＰＳのピクセル回路図は，図８に示したとおりであり，フォトダイオードＰＤに加えて，リセットトランジスタＲＳＴと，セレクトトランジスタＳＬＣＴと，ソースフォロワトランジスタＳＦとを有する。つまり，フォトダイオードＰＤのカソード端子がフローティング・ディフュージョン領域ＦＤを兼ねており，トランスファーゲートトランジスタＴＧはない。
図２２に示されるように，第２の実施の形態においても，周辺回路領域の第１のＰ型ウエル領域の深さＤＰ１よりも，ピクセル領域内の第２のＰ型ウエル領域の深さＤＰ２ほうが浅く，その浅い第２のＰ型ウエル領域ＰＷ２の下に，第２のフォトダイオード領域PHD2を埋設する。また，第１のフォトダイオード領域PHD1は，基板表面から分離せずに，リセットトランジスタRSTのソース領域を兼ねている。３トランジスタ型ＡＰＳでは，トランスファーゲートトランジスタが設けられておらず，フローティング・ディフュージョン領域ＦＤが単独で形成されていない。よって，本実施の形態では，これらの下に第２のフォトダイオード領域PHD2を形成しないという構成はない。
図２２のプロセスは，第１の実施の形態の図１２に対応する。すなわち，第１の実施の形態の図１０，１１と同じプロセスで，分離構造STIの形成、周辺回路の第１のＰ型ウエル領域PW1のイオン注入、ピクセル領域での第２のウエル領域PW2のイオン注入がそれぞれ行われる３トランジスタ構造でトランスファーゲートトランジスタTGがないため、第３のＰ型ウエル領域のイオン注入は行わない。そして，ピクセル領域にて、第１のフォトダイオード領域PHD1のみ避けて第２のＰ型ウエル領域PW2を形成するイオン注入を行い、リセットトランジスタRST,セレクトトランジスタSLCT,ソースフォロワトランジスタＳＦのウエル領域とする。
次に，第１のフォトダイオード領域PHD1のイオン注入を行う。このイオン注入では，それぞれリンＰを，（１）200k，〜1E13，7度，（２）100k，〜1E13，7度，（３）50k，〜1E13，7度で注入する。この第１の領域PHD1のイオン注入は，周辺回路Pチャネルトランジスタ用のＮ型ウエル領域のイオン注入と共用しても良い。
続いて，第１のフォトダイオード領域PHD1と重なり、それを囲む分離構造STI(2)の下と、読み出しトランジスタの下まで広がった領域に，リンP，エネルギー325k，濃度1〜5E12，チルト角7度程度のイオン注入により、第２のフォトダイオード領域PHD2を形成する。この第２の領域PHD2は，図２８のレイアウト図に示されるとおり，第１のフォトダイオード領域PHD1と，リセットトランジスタRST，セレクトトランジスタSLCT，ソースフォロワトランジスタＳＦの下まで延在し，後述するメタル配線が形成される領域以外のほぼ全域に形成される。
第２のフォトダイオード領域PHD2は，イオン注入濃度を〜1E12程度に低くして，第２のフォトダイオード領域PHD2が全て空乏化する構造にするのが望ましい。つまり，第２のフォトダイオード領域PHD2を完全に空乏化することで，その領域PHD2での接合容量をゼロにすることができる。但し，完全に空乏化しても領域PHD2は周りのＰ型領域よりも電子に対するポテンシャルレベルは低く，領域PHD2において光電変換により発生した捕獲電子を確実に第１のフォトダイオード領域PHD1まで転送することはできる。本実施の形態では，フォトダイオードFDのアノードがフローティング・ディフュージョン領域ＦＤを兼ねているので，そのアノードの接合容量をできるだけ小さくすることで，捕獲した電荷（電子）量に対する電圧変化を大きくすることができ，高い電荷電圧変換効率を実現できる。
図２３のプロセスでは，第１の実施の形態と同様にして，ゲート酸化膜ＧＯＸとゲート電極ＧＰＯＬＹとを形成する。フォトダイオードの受光領域の深さは、次の通りである。まず，第１の領域PHD1は基板表面から第２の領域PHD2に接続する深さまで空乏化しないので、光電変換にはあまり寄与しない。一方で，第２の領域PHD2では第２のＰ型ウエル領域PW2が0.3μum程度の深さのため、受光領域となる第２の領域PHD2の空乏層は，浅い側で0.4μm程度の深さから基板の深い側の1.5μm程度まで延びる。
図２４のプロセスでは，図１４と同じプロセスにより，低濃度ソース・ドレイン領域NLDと，コンタクト用高濃度領域PDNと，サイドウオール酸化膜ＳＷ，SW-SIOとが形成される。
図２５のプロセスでは，図１５と同じプロセスにより，Ｎ型とＰ型の高濃度ソース・ドレイン領域NSD,PSDと，コバルトシリサイド膜CoSiとが形成される。ただし，図中，Ｐ型領域PSDは示されていない。
図２６のプロセスでは，図１６と同じプロセスにより，絶縁膜とコンタクトホールM1C1,M1C2を形成する。その場合，ピクセル内のコンタクト用イオン注入を行った領域PDNに、コンタクトホールM1C1を形成する。一方，そのコンタクトホールM1C1以外のコンタクトホールM1C2も形成する。図２６では、周辺回路のＰ型ウエル領域ＰＷ１へのコンタクトホールM1C2と，ピクセル内の第２のＰ型ウエル領域ＰＷ２へのコンタクトホールM1C2も図示している。２種類のコンタクトホールに分けて形成するのは，コバルトシリサイド層をエッチングストッパとして利用できるところとそれ以外とで異なるプロセスにするためである。
図２７のプロセスでは，図１７と同じプロセスにより，コンタクトビアM1C1，第１のメタル配線M1L，層間絶縁膜HDP-SIO,P-SIO，ビアVia1，第２のメタル配線M2Lが形成される。ここで，第１のメタル配線M1Lは，できるだけ第２のフォトダイオード領域PHD2上には形成されないことが望まれる。開口率を低下させないためである。しかし，最低限必要な箇所には最小限の面積で形成される。
図２８のレイアウト図に示されるとおり，ピクセル内のポリシリコンゲート電極はシリサイド膜が形成されず，入射光がフォトダイオード領域PHD1,PHD2に入射するようにしている。そして，横方向に延びるリセットトランジスタRSTのゲート電極線とセレクトトランジスタSLCTのゲート電極線とは，シリサイド膜が形成され低抵抗化されている。
図２９のレイアウト図には，第２のＰ型ウエル領域ＰＷ２のマスクパターンが灰色で示されている。第２のＰ型ウエル領域ＰＷ２が灰色部分に形成され，第１のフォトダイオード領域PHD1の部分には形成されない。
図３０のレイアウト図は，第１のメタル配線M1Lを形成した状態の図である。垂直方向に延びるリセット線ＶＲＬと信号線ＳＧＬとが，フォトダイオード領域PHD1,PHD2と重ならないように，第１のメタル配線M1Lにより形成される。但し，フォトダイオード領域PDとソースフォロワトランジスタＳＦのゲート電極とを接続する第１のメタル配線ＰＤ−ＳＦが，例外的にフォトダイオード領域PHD1,PHD2と重なって形成されている。但し，最小限の面積に形成され，入射光の遮光を最小限に抑えている。その後に形成される第２のメタル配線は，このフォトダイオード領域PDとは重ならないように形成される。
以上，第２の実施の形態では，３トランジスタ型ＡＰＳに適用したものを説明したが，ピクセル内のトランジスタに重ねて埋設される第２のフォトダイオード領域PHD2が，浅い第２のＰ型ウエル領域ＰＷ２の下に形成されているので，入射光がシリコン基板内で減衰するまえの領域で光電変換された電荷（電子）を捕獲することができ，実質的開口率を高め受光感度を高くすることができる。
以上説明したとおり，本発明のＣＭＯＳイメージセンサは，開口率を高くし光感度を高くすることができる。

Claims (10)

  1. 少なくともフォトダイオードと，リセットトランジスタと，ソースフォロワトランジスタとを有するピクセルを複数有するピクセル領域と，前記ピクセルから読み出した信号を処理する周辺回路が形成される周辺回路領域とを有するＣＭＯＳイメージセンサであって，
    前記周辺回路領域では，基板表面の第１導電型の第１のウエル領域内に，前記周辺回路を構成するトランジスタの第２導電型のソース・ドレイン領域が形成され，
    前記ピクセル領域では，第１のウエル領域より浅い第１導電型の第２のウエル領域内に前記リセットトランジスタ及びソースフォロワトランジスタの第２導電型のソース・ドレイン領域が形成され，更に，前記基板表面近傍から深さ方向に延びる第１導電型の第１のフォトダイオード領域と，当該第１のフォトダイオード領域から前記リセットトランジスタまたはソースフォロワトランジスタのソース・ドレイン領域が形成される前記第２のウエル領域の下側に延在して埋め込まれる第２のフォトダイオード領域とが形成されることを特徴とするＣＭＯＳイメージセンサ。
  2. 請求項１において，
    前記周辺回路領域では，前記周辺回路トランジスタを分離する第１の分離構造が形成され，
    前記ピクセル領域では，前記第１の分離構造より浅く，前記リセットトランジスタ及びソースフォロワトランジスタを分離する第２の分離構造が形成され，前記第２のフォトダイオード領域は，当該第２の分離構造の下に形成されることを特徴とするＣＭＯＳイメージセンサ。
  3. 請求項１または２において，
    各ピクセルは，前記フォトダイオードに接続されたトランスファーゲートトランジスタを有し，当該トランスファーゲートトランジスタと前記リセットトランジスタとがフローティング・ディフュージョン領域を介して接続され，当該フローティング・ディフュージョン領域が前記ソースフォロワトランジスタのゲートに接続され，前記第１のフォトダイオード領域上の基板表面に第１導電型のシールド領域が形成され，
    前記トランスファーゲートトランジスタまたはフローティング・ディフュージョン領域の少なくとも一部は，前記第２のウエル領域よりも低濃度の第３のウエル領域内に設けられ，前記フローティング・ディフュージョン領域の下側に，前記第２のフォトダイオード領域が形成されていない領域を有することを特徴とするＣＭＯＳイメージセンサ。
  4. 請求項３において，
    さらに，前記トランスファーゲートトランジスタの下側に，前記第２のフォトダイオード領域が形成されていない領域を有することを特徴とするＣＭＯＳイメージセンサ。
  5. 請求項１において，
    前記周辺回路領域では，前記周辺回路トランジスタは表面が金属シリサイド化されたシリコンゲート電極を有し，
    前記ピクセル領域では，前記第２のフォトダイオード領域上のトランジスタは表面が金属シリサイド化されていないシリコンゲート電極を有することを特徴とするＣＭＯＳイメージセンサ。
  6. 請求項３において，
    前記ピクセル領域では，前記第２のフォトダイオード領域の外であって一方向に延在する前記リセットトランジスタのゲート電極とトランスファーゲートトランジスタのゲート電極が，表面が金属シリサイド化されたシリコン電極で構成され，前記第２のフォトダイオード領域上のトランジスタは表面が金属シリサイド化されていないシリコンゲート電極を有することを特徴とするＣＭＯＳイメージセンサ。
  7. 請求項３において，
    前記トランスファーゲートトランジスタのゲート電極の下には，当該トランスファーゲートトランジスタがノーマリオンにならない程度のゲート幅を有する領域の下に，前記第２のフォトダイオード領域が形成されていないことを特徴とするＣＭＯＳイメージセンサ。
  8. 請求項１または２において，
    各ピクセルで，前記第１のフォトダイオード領域が前記ソースフォロワトランジスタのゲートに接続され，
    前記第２のウエル領域は，前記第１のフォトダイオード領域には形成されていないことを特徴とするＣＭＯＳイメージセンサ。
  9. 少なくともフォトダイオードと，リセットトランジスタと，ソースフォロワトランジスタとを有するピクセルを複数有するピクセル領域と，前記ピクセルから読み出した信号を処理する周辺回路が形成される周辺回路領域とを有するＣＭＯＳイメージセンサの製造方法において，
    前記周辺回路領域に第１の深さを有する第１導電型の第１のウエル領域を形成する工程と，
    前記ピクセル領域に前記第１の深さよりも浅い第１導電型の第２のウエル領域を形成する工程と，
    前記ピクセル領域の前記第２のウエル領域の下に第２導電型のフォトダイオード領域を形成する工程と，
    前記フォトダイオード領域上の第２のウエル領域内に前記リセットトランジスタまたはソースフォロワトランジスタを形成する工程とを有することを特徴とするＣＭＯＳイメージセンサの製造方法。
  10. 請求項９において，
    更に，前記周辺回路領域に周辺回路のトランジスタを分離する第１の分離構造を形成する工程と，
    前記ピクセル領域にピクセルのトランジスタを分離し，前記第１の分離構造より浅い第２の分離構造を形成する工程とを有し，
    前記フォトダイオード領域を形成する工程において，当該フォトダイオード領域を前記第２の分離構造の下に形成することを特徴とするＣＭＯＳイメージセンサの製造方法。
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