KR20090090776A - 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
이미지 센서 및 그 제조 방법에서, 이미지 센서는 포토다이오드와, 상기 포토다이오드에서 생성된 광전하를 플로팅 확산 영역으로 운송하는 트랜스퍼 트랜지스터 및 상기 트랜스퍼 트랜지스터와 전기적으로 연결되고, 매립 채널을 갖는 트랜지스터들을 포함한다. 상기 이미지 센서의 동작 시에 각 트랜지스터들에서 결함이 많은 기판 표면과 이격되어 채널이 생성되므로 이미지 센서의 노이즈가 감소된다.
Description
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다. 보다 상세하게는, CMOS 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체 소자이며, 크게 CCD (Charge Coupled Device) 센서와 CMOS 이미지센서로 구분된다.
상기 CCD 센서는 개개의 MOS(Metal Oxide Semiconductor) 커패시터가 서로 매우 근접하도록 배치되어 있고, 전하 캐리어가 커패시터에 저장되고 이송되는 방식의 소자이다. 반면에, 상기CMOS 이미지 센서는 반도체의 CMOS 공정을 적용하여 형성되며, 하나의 단위 픽셀에 하나의 포토다이오드와 3개 또는 4개의 단위 픽셀 구동을 위한 트랜지스터들을 포함한다. 상기 CMOS 이미지 센서는 제어 회로(Control circuit) 및 신호 처리회로(Signal processing circuit)를 페리 회로로 사용하는 CMOS 기술을 이용하며, 각 픽셀 구동은 MOS 트랜지스터들을 이용하여 수행되고, 순차적으로 출력 신호(Output signal)를 검출하는 스위칭 방식을 채용한다.
일반적으로 사용되는 CMOS 이미지 센서를 보다 자세하게 살펴보면, 상기 CMOS 이미지 센서에서의 단위 픽셀은 광 감지 수단인 포토다이오드와 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 선택 트랜지스터로 구성된다. 여기서, 상기 트랜스퍼 트랜지스터는 포토다이오드에서 생성된 광 전하를 플로팅 확산 영역으로 운송하는 역할을 하고, 상기 리셋 트랜지스터는 신호 검출을 위하여 상기 플로팅 확산영역에 저장되어 있는 전하를 배출하는 역할을 한다. 또한, 상기 드라이브 트랜지스터는 소오스 팔로워(source follower)의 역할을 하며, 상기 선택 트랜지스터는 어드레스 선택을 위한 스위칭 소자의 역할을 한다.
상기 구성을 갖는 CMOS 이미지 센서의 동작을 살펴보면, 먼저 상기 트랜스퍼 트랜지스터가 턴 오프된 상태에서 상기 포토다이오드 표면에 광이 입사되어 홀과 전자가 분리된다. 그리고, 상기 분리된 홀은 접지로 흘러들어가 제거되고 상기 포토다이오드에 전자가 축적된다. 이 후, 상기 트랜스퍼 트랜지스터의 게이트에 문턱 전압 이상의 전압을 인가하여 상기 트랜스퍼 트랜지스터를 턴 온 시키면 상기 포토다이오드에 축적된 전자가 상기 플로팅 확산 영역으로 이송된다. 한편, 상기 포토다이오드에 축적된 전하가 이송되기 이 전에 상기 리셋 트랜지스터를 이용하여 상기 플로팅 확산 영역에 저장되어 있는 전하를 배출한다. 또한, 상기 각 픽셀은 하나의 전원에 의해 바이어스 되는데, 상기 전원에 의해 상기 드라이브 트랜지스터와 선택 트랜지스터를 동작시킴으로써 상기 플로팅 확산 영역의 전압 레벨을 출력한다.
이와 같이, 상기 CMOS 이미지 센서는 외부로부터 입사되는 광에 의해 단위 픽셀 내의 각 트랜지스터들이 동작됨에 따라 출력단에서 이미지 신호가 출력된다. 그러므로, 외부로부터 입사되는 광이 동일할 경우에는 상기 단위 픽셀 내의 각 트랜지스터들에서 전자들이 재현성있게 이동하는 것이 필요하다.
그런데, 상기 단위 픽셀 내의 각 트랜지스터들이 형성되는 기판 표면에 결함이 발생되는 경우, 상기 결함 발생 부위에서 전하들이 게이트 절연막 내에 트랩되거나 기판 아래로 누설되어 상기 단위 픽셀 내의 각 트랜지스터들에서 전자들이 재현성있게 이동하지 못하게 된다. 때문에, 외부로부터 입사되는 광이 동일하더라도 출력되는 이미지 신호의 차이가 발생하게 되어, 화상이 깜빡거리는 플릭커 노이즈(fliker)가 생기게 된다. 그러므로, 상기 플릭커 노이즈와 같은 불량이 감소되는 이미지 센서 및 그 제조 방법이 요구되고 있다.
본 발명의 목적은 노이즈 발생이 감소되는 이미지 센서를 제공하는데 있다.
본 발명의 다른 목적은 상기한 이미지 센서의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는, 포토다이오드와, 상기 포토다이오드에서 생성된 광전하를 플로팅 확산 영역으로 운송하는 트랜스퍼 트랜지스터 및 상기 트랜스퍼 트랜지스터와 전기적으로 연결되고, 매립 채널을 갖는 트랜지스터들을 포함한다.
본 발명의 일 실시예에서, 상기 매립 채널을 갖는 트랜지스터들은 플로팅 확산 영역의 전하를 배출하여 리셋시키는 리셋 트랜지스터, 소스 팔로우어로 사용되는 드라이브 트랜지스터 및 어드레스를 선택하기 위한 선택 트랜지스터를 포함한다.
본 발명의 일 실시예에서, 상기 매립 채널을 갖는 트랜지스터들은 기판에 형성되는 게이트 절연막 패턴, 게이트 전극 및 소오스/드레인 영역을 포함하고, 상기 게이트 전극은 상기 소오스/드레인 영역의 불순물과 다른 도전형의 불순물이 도핑된 폴리실리콘을 포함한다. 상기 매립 채널을 갖는 트랜지스터들은 N형 불순물이 도핑된 소오스/드레인 영역 및 P형 불순물이 도핑된 폴리실리콘으로 이루어지는 게이트 전극을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 매립 채널을 갖는 트랜지스터의 게이트 전극 상에는 하드 마스크 패턴이 구비된다.
본 발명의 일 실시예에서, 상기 매립 채널을 갖는 트랜지스터들의 채널이 형성 부위에는 문턱 전압 조절용 불순물이 도핑된 채널 도핑 영역이 더 포함된다.
본 발명의 일 실시예에서, 페리 회로들을 구성하기 위하여 표면 채널형의 NMOS트랜지스터 및 PMOS트랜지스터가 더 구비된다.
상기 NMOS트랜지스터는 기판에 형성되는 게이트 절연막 패턴, N형 불순물이 도핑된 폴리실리콘으로 이루어지는 게이트 전극 및 N형 불순물이 도핑된 소오스/드레인 영역을 포함한다. 또한, 상기 PMOS트랜지스터는 기판에 형성되는 게이트 절연막 패턴, P형 불순물이 도핑된 폴리실리콘으로 이루어지는 게이트 전극 및 P형 불순물이 도핑된 소오스/드레인 영역을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서를 제조하기 위한 방법으로, 기판의 일부 영역에 불순물을 도핑하여 포토다이오드를 형성한다. 상기 기판에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성한다. 상기 폴리실리콘막의 일부 영역에 P형 불순물을 도핑한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 P형 불순물이 도핑된 폴리실리콘막을 식각함으로써 트랜스퍼 트랜지스터 및 매립 채널을 갖는 트랜지스터들의 게이트 전극들을 각각 형성한다. 다음에, 상기 제1 마스크 패턴을 이온주입 마스크로 사용하여 매립 채널을 갖는 트랜지스터의 게이트 전극 양측으로 N형 불순물을 도핑하여 소오스/드레인을 형성한다.
본 발명의 일 실시예에서, 상기 기판에 문턱 전압 조절용 불순물을 이온 주 입하여 채널 도핑 영역을 형성한다.
본 발명의 일 실시예에서, 상기 기판은 액티브 픽셀 영역 및 페리 회로 영역으로 구분되고, 상기 페리 회로 영역에 표면 채널형의 NMOS트랜지스터 및 PMOS트랜지스터를 형성하는 단계를 더 수행할 수 있다.
상기 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하기 위하여, 상기 페리 회로 영역에서 NMOS 트랜지스터의 형성되는 부위의 폴리실리콘막에 선택적으로 N형 불순물을 이온주입한다. 상기 페리 회로 영역에 위치하는 상기 폴리실리콘막 상에 제2 하드 마스크 패턴을 형성한다. 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 폴리실리콘막을 식각함으로써 N형 불순물이 도핑된 NMOS 트랜지스터의 게이트 전극 및 P형 불순물이 도핑된 PMOS 트랜지스터의 게이트 전극을 형성한다. 상기 NMOS 트랜지스터의 게이트 전극 양측으로 N형 불순물을 도핑시켜 제1 소오스/드레인 영역을 형성한다. 다음에, 상기 P형 트랜지스터의 게이트 전극 양측으로 P형 불순물을 도핑시켜 제2 소오스/드레인 영역을 형성한다.
상기 제2 하드 마스크 패턴은 상기 제1 하드 마스크 패턴을 형성하는 단계에서 함께 형성되고, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극은 상기 트랜스퍼 트랜지스터 및 매립 채널을 갖는 트랜지스터들의 게이트 전극을 형성하는 단계에서 함께 형성될 수 있다.
상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극 상에 형성되어 있는 상기 제2 하드 마스크 패턴을 선택적으로 제거한다.
상기 N형 및 P형 MOS 트랜지스터의 게이트 전극, 제1 및 제2 소오스/드레인 영역의 상부면에 금속 실리사이드 패턴을 형성하는 단계를 더 수행할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서를 제조하기 위한 방법으로, 기판의 액티브 픽셀 영역 일부분에 불순물을 도핑하여 포토다이오드를 형성한다. 상기 기판에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성한다. 상기 액티브 픽셀 영역과 페리 회로 영역에서 PMOS 트랜지스터가 형성되기 위한 부위의 폴리실리콘막에 P형 불순물을 이온주입한다. 상기 페리 영역에서 N형 불순물이 형성되기 위한 부위의 폴리실리콘막에 N형 불순물을 이온주입한다. 상기 폴리실리콘막을 패터닝함으로써, 상기 액티브 픽셀 영역에 상기 트랜스퍼 트랜지스터, 매립 채널을 갖는 트랜지스터들, 상기 페리 회로 영역에 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극을 각각 형성한다. 상기 매립 채널을 갖는 트랜지스터 및 상기 NMOS 트랜지스터의 게이트 전극 양측의 기판 표면 아래에 선택적으로 N형 불순물을 도핑하여 제1 및 제2 소오스/드레인을 형성한다. 다음에, 상기 P형 트랜지스터의 게이트 전극 양측의 기판 표면 아래에 선택적으로 P형 불순물을 도핑하여 제3 소오스/드레인을 형성하는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 폴리실리콘막 상에 상기 게이트 전극들을 패터닝하기 위한 마스크로 사용되는 하드 마스크 패턴을 형성한다.
상기 게이트 전극을 형성한 후, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극 상에 형성되어 있는 하드 마스크 패턴을 선택적으로 제거한다.
상기 하드 마스크 패턴을 제거하는 단계는, 상기 액티브 픽셀 영역의 기판을 덮는 제1 포토레지스트 패턴을 형성한다. 다음에, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 페리 회로 영역에 위치하는 하드 마스크 패턴을 식각한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 소오스/드레인을 형성하기 위하여, 상기 트랜스퍼 트랜지스터, 매립 채널을 갖는 트랜지스터들, 상기 페리 회로 영역의 NMOS 트랜지스터의 각 게이트 전극 양측의 기판을 선택적으로 노출시키는 제2 포토레지스트 패턴을 형성한다. 다음에, 상기 제2 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 기판에 불순물을 주입한다.
설명한 것과 같이 본 발명의 이미지 센서는 액티브 픽셀 영역 내에 매립 채널 트랜지스터가 구비된다. 상기 매립 채널 트랜지스터에서는 전자들이 게이트 절연막 바로 아래의 기판에서 흐르는 것이 아니라 기판 표면과 이격되어 흐른다. 그러므로, 본 발명의 이미지 센서는 상기 게이트 절연막과 기판 계면의 결함 부위를 통해 전자들이 흐르면서 발생되는 플릭커 노이즈 불량이 감소된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 단면도이다. 도 2는 본 발명의 일 실시예에 따른 이미지 센서의 액티브 픽셀 영역을 나타내는 평면도이다. 도 3은 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 회로도이다.
도 1 내지 도 3을 참조하면, CMOS 이미지 센서가 구현되기 위한 기판(100)이 마련된다. 상기 기판(100)은 이미지가 촬상되는 액티브 픽셀 영역 및 상기 액티브 픽셀 영역의 출력 신호를 제어하기 위한 CMOS 페리 회로 영역을 포함한다. 상기 각 영역의 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다.
상기 액티브 픽셀 영역의 기판(100)에는 단위 픽셀들이 구비된다. 상기 각 단위 픽셀들은 포토다이오드(PD, 200), 트랜스퍼 트랜지스터(TG, 202), 리셋 트랜지스터(RG, 204), 드라이브 트랜지스터(SF, 204) 및 선택 트랜지스터(ST, 204)들을 포함한다.
구체적으로, 상기 액티브 픽셀 영역의 기판에서 외부로부터 광이 인가되는 부위에 포토다이오드(PD, 200)가 구비된다. 상기 포토다이오드(PD, 200)는 기판 표 면 아래에 부분적으로 P형 불순물이 도핑된 제1 포토다이오드 영역(도시안됨)과, 상기 제1 포토다이오드 영역의 하부에 N형 불순물이 도핑된 제2 포토다이오드 영역(도시안됨)을 포함한다. 여기서, 상기 P형 불순물은 붕소를 포함하고, 상기 N형 불순물은 인을 포함한다.
상기 포토다이오드(PD, 200)의 일측에는 상기 포토다이오드(PD, 200)와 연결되어 상기 포토다이오드(PD, 200)에서 생성된 광전하를 플로팅 확산 영역으로 운송하는 트랜스퍼 트랜지스터(TG, 202)가 구비된다. 상기 트랜스퍼 트랜지스터(TG, 202)는 게이트 절연막(110), 제1 게이트 전극(112a), 및 제1 채널 도핑 영역(102)을 포함한다. 상기 제1 게이트 전극(112a) 양측벽에는 스페이서(128)가 구비되어 있다. 구체적으로, 상기 포토다이오드(PD, 200)의 불순물이 상기 제1 게이트 전극(112a)의 제1 측벽과 오버랩되는 부위의 기판까지 연장된다. 상기 제1 게이트 전극(112a)과 대향하는 부위의 기판에 위치하는 상기 제1 채널 도핑 영역(102)에는 P형 불순물이 도핑되어 있다. 여기서, 제1 게이트 전극(112a)은 P형 불순물이 도핑된 폴리실리콘을 포함한다. 또한, 상기 제1 게이트 전극(112a) 상에는 하드 마스크 패턴(120)이 구비된다. 상기 하드 마스크 패턴(120)은 식각 마스크 및 반사 방지막의 역할을 한다. 상기 하드 마스크 패턴은 실리콘 질화물 또는 실리콘 산 질화물로 이루어질 수 있다.
상기 트랜스퍼 트랜지스터(TG, 202)의 제1 게이트 전극(112a)에서 상기 제1 측벽과 대향하는 제2 측벽과 인접하는 기판 부위는 상기 플로팅 확산 영역(FD)이 된다. 상기 플로팅 확산 영역(FD)은 N형의 불순물이 도핑되어 있다.
상기 플로팅 확산 영역(FD)과 연결되어, 상기 플로팅 확산 영역(FD)에 저장되어 있는 전하를 배출시키는 리셋 트랜지스터(RG, 204)가 구비된다. 상기 리셋 트랜지스터(RG, 204)는 상기 포토다이오드(PD, 200)로부터 전하를 이송하기 전에 상기 플로팅 확산 영역(FD)에 잔류하는 전하를 배출시킨다. 상기 리셋 트랜지스터(RG, 204)에서 하나의 불순물 영역은 상기 플로팅 확산 영역(FD)과 오버랩된다. 또한, 상기 리셋 트랜지스터(RG, 204)의 다른 불순물 영역은 전원 전압 공급부(VDD)와 전기적으로 연결된다.
본 실시예에서, 상기 리셋 트랜지스터(RG, 204)는 동작 시에 매립 채널(Buried Channel)이 형성되는 매립 채널형 트랜지스터이다. 즉, 상기 리셋 트랜지스터(RG, 204)를 동작시킬 때 기판 표면에 채널이 형성되는 것이 아니라, 상기 기판 표면과 이격되어 채널이 형성된다. 상기와 같이 매립 채널이 형성되는 리셋 트랜지스터(RG, 204)는 제2 게이트 전극(112b)에 도핑되는 불순물과 제2 게이트 전극(112b) 양측의 기판에 형성되는 제1 소오스/드레인(136)의 불순물이 서로 다른 도전형을 갖는다. 구체적으로, 상기 리셋 트랜지스터(RG, 204)는 P형의 불순물이 도핑된 폴리실리콘을 포함하는 제2 게이트 전극(112b)이 구비된다.
상기 제2 게이트 전극(112b) 양측벽에는 스페이서(128)가 구비된다. 또한, 상기 제2 게이트 전극(112b) 양측의 기판에는 N형 불순물이 도핑된 제1 소오스/드레인(136)이 구비된다. 상기 제1 소오스/드레인(136)은 상기 스페이서 아래에는 저농도 N형 불순물 영역(124)이 구비되고, 상기 스페이서(128) 측방으로의 기판(100) 표면 아래에는 상대적으로 고농도 N형 불순물 영역(132)이 구비되는 LDD구조를 가 질 수 있다. 상기 제2 게이트 전극(112b) 상에는 실리콘 질화물 또는 실리콘 산 질화물로 이루어지는 하드 마스크 패턴(120)이 구비된다.
한편, 상기 제2 게이트 전극(112b)과 대향하는 기판(100) 표면 아래에는 채널 영역이 구비된다. 상기 채널 영역에는 트랜지스터의 문턱전압을 조절하기 위한 제2 채널 도핑 영역(104)이 구비된다. 본 실시예에서, 상기 제2 채널 도핑 영역(104)에는 P형 불순물이 도핑되어 있다.
상기 플로팅 확산 영역(FD)과 연결되어 소스 팔로워(source follower)로의 역할을 하는 드라이브 트랜지스터(SF, 204)가 구비된다. 본 실시예에서, 상기 드라이브 트랜지스터(SF, 204)는 동작 시에 매립 채널이 형성되는 매립 채널형 트랜지스터이다. 그러므로, 상기 드라이브 트랜지스터(SF, 204)는 상기 리셋 트랜지스터(RG, 204)와 동일한 구성을 갖는다. 즉, 제2 게이트 전극(112b) 및 제2 게이트 전극(112b) 양측의 제1 소오스/드레인(136)에 도핑되는 불순물이 서로 다른 도전형을 갖게된다.
또한, 상기 드라이브 트랜지스터(SF, 204)와 직렬 연결되어, 선택 신호가 인가될 때 상기 드라이브 트랜지스터(SF, 204)를 동작시키는 선택 트랜지스터(ST, 204)가 구비된다. 본 실시예에서, 상기 선택 트랜지스터(ST, 204)는 동작 시에 매립 채널이 형성되는 매립 채널형 트랜지스터이다. 그러므로, 상기 선택 트랜지스터(ST, 204)는 상기 리셋 트랜지스터(RG, 204) 및 드라이브 트랜지스터(SF, 204)와 동일한 구성을 갖는다.
설명한 것과 같이, 액티브 픽셀 영역에 형성되는 트랜스퍼 트랜지스터(TG, 202), 리셋 트랜지스터(RG, 204), 드라이브 트랜지스터(SF, 204) 및 선택 트랜지스터(ST, 204)는 모두 P형 불순물이 도핑된 폴리실리콘을 포함하는 제1 및 제2 게이트 전극(112a, 112b)을 갖는다. 또한, 상기 제1 및 제2 게이트 전극(112a, 112b) 상에는 하드 마스크 패턴(120)이 구비된다. 이와같이, 상기 액티브 픽셀 영역에 형성되는 제1 및 제2 게이트 전극(112a, 112b)들이 모두 동일한 도전형의 불순물로 도핑되므로, 상기 제1 및 제2 게이트 전극(112a, 112b)들을 형성하기 위한 공정들을 단순화시킬 수 있다.
그리고, 상기 액티브 픽셀 영역에 형성되는 리셋 트랜지스터(RG, 204), 드라이브 트랜지스터(SF, 204) 및 선택 트랜지스터(ST, 204)는 매립 채널형 트랜지스터가 된다. 때문에, 상기 트랜지스터들을 동작시킬 때 결함을 갖는 기판 표면과 이격되어 채널이 형성됨으로써 플릭커 노이즈를 감소시킬 수 있다. 즉, 상기 기판(100) 표면에 채널이 형성되는 경우 상기 기판(100) 표면 및 기판(100)과 게이트 절연막(110) 계면에 발생된 결함에 의해 매 순간 미세하게 전하량의 차이가 발생하게 되고, 이로인해 화상이 깜빡거리는 플릭커 노이즈가 빈번하게 발생된다. 그러나, 본 실시예의 이미지 소자는 상기 액티브 픽셀 영역의 트랜지스터들에서 결함이 상대적으로 작은 많은 기판 표면과 이격되어 매립 채널이 형성되기 때문에 상기 플릭커 노이즈가 감소된다.
한편, 상기 페리 회로 영역의 기판(100)에는 NMOS 트랜지스터(206) 및 PMOS 트랜지스터(208)가 구비된다. 상기 페리 회로 영역의 기판에 형성되는 NMOS 트랜지스터(206) 및 PMOS 트랜지스터(208)는 빠른 동작 속도가 요구된다. 그러나, 상기 페리 회로 영역에 형성되는 NMOS 및 PMOS 트랜지스터(206, 208)는 이미지를 생성시키는 각 픽셀에 포함되는 것이 아니므로, 매 순간의 전하량 차이에 의한 노이즈의 영향성을 크게 받지 않는다. 때문에, 상기 페리 회로 영역에 위치하는 NMOS 트랜지스터(206) 및 PMOS 트랜지스터(208)는 상대적으로 온/오프 동작 특성이 우수한 표면 채널형 트랜지스터로 이루어진다.
구체적으로, 상기 페리 회로 영역의 NMOS 트랜지스터(206)는 게이트 절연막(110), 제3 게이트 전극(112c) 및 제2 소오스/드레인(138)을 포함한다. 상기 제3 게이트 전극(112c)은 N형 불순물이 도핑된 폴리실리콘을 포함한다. 상기 제3 게이트 전극의 양측벽에는 스페이서가 구비된다. 상기 제2 소오스/드레인(138)은 상기 제3 게이트 전극(112c)에 도핑된 불순물과 동일한 도전형인 N형 불순물이 도핑되어 있다. 상기 제2 소오스/드레인(138)은 LDD 구조를 가질 수 있다. 또한, 상기 제3 게이트 전극(112c)과 대향하는 기판(100) 표면 아래에 트랜지스터의 문턱 전압을 조절하기 위한 제3 채널 도핑 영역(106)이 구비된다. 본 실시예에서는, 상기 제3 채널 도핑 영역(106)에 P형의 불순물이 도핑되어 있다.
상기 제3 게이트 전극(112c) 상에는 금속 실리사이드 패턴(148a)이 구비된다. 또한, 상기 제2 소오스/드레인(138)으로 제공되는 기판(100) 상에도 동일한 물질의 금속 실리사이드 패턴(148a)이 구비된다. 상기와 같이, 제3 게이트 전극(112c) 및 제2 소오스/드레인(138) 상에 금속 실리사이드 패턴(148a, 148b)이 구비됨으로써 NMOS 트랜지스터(206)의 동작 속도가 빨라지게 된다.
상기 페리 회로 영역의 PMOS 트랜지스터(208)는 게이트 절연막(110), 제4 게 이트 전극(112d) 및 제3 소오스/드레인(146)을 포함한다. 상기 제4 게이트 전극(112d)은 P형 불순물이 도핑된 폴리실리콘을 포함한다. 상기 제4 게이트 전극(112d)의 양측벽에는 스페이서(128)가 구비된다. 상기 제3 소오스/드레인(146)은 상기 제4 게이트 전극(112d)에 도핑된 불순물과 동일한 도전형인 P형 불순물이 도핑되어 있다. 상기 제3 소오스/드레인(146)은 LDD 구조를 가진다. 또한, 상기 제4 게이트 전극(112d)과 대향하는 기판(100) 표면 아래에 트랜지스터의 문턱 전압을 조절하기 위한 제4 채널 도핑 영역(108)이 구비된다. 본 실시예에서, 상기 제4 채널 도핑 영역(108)은 N형의 불순물이 도핑되어 있다.
또한, 상기 제4 게이트 전극(112d) 상부면 및 상기 제3 소오스/드레인(146)으로 제공되는 기판(100) 상에도 금속 실리사이드 패턴(148a, 148b)이 구비된다. 상기 금속 실리사이드 패턴(148a, 148b)은 상기 제3 게이트 전극 (112c)상에 구비되는 금속 실리사이드 패턴(148a, 148b)과 동일한 물질로 이루어진다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 나타내는 단면도이다.
도 4를 참조하면, 이미지가 촬상되는 액티브 픽셀 영역 및 상기 액티브 픽셀 영역의 출력 신호를 제어하기 위한 CMOS 페리 회로 영역을 포함하는 기판이 마련된다.
상기 기판에 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역(도시안됨)을 구분된다. 상기 소자 분리 공정은 셸로우 트렌치 소자 분리 공정으 로 수행되거나 또는 로코스 공정으로 수행될 수 있다.
상기 액티브 픽셀 영역의 기판(100)에서 포토다이오드가 형성될 부위를 노출하는 제1 이온주입 마스크 패턴(도시안됨)을 형성한다. 상기 제1 이온주입 마스크 패턴을 이용하여 기판에 불순물을 도핑하여 포토다이오드(도시안됨)를 형성한다. 상기 제1 이온주입 마스크 패턴은 포토레지스트 패턴으로 형성될 수 있다. 또한, 이하에서 설명하는 각 이온주입 마스크들은 포토레지스트 패턴으로 형성될 수 있다. 상기 포토다이오드는 P형 불순물이 도핑된 제1 포토다이오드 영역 및 N형 불순물이 도핑되고 상기 제1 포토다이오드 영역 위에 위치하는 제2 포토다이오드 영역을 포함한다. 상기 제2 포토다이오드 영역은 트랜스퍼 트랜지스터(TG)의 게이트 전극 제1 측벽 부위까지 연장되도록 형성된다.
상기 액티브 픽셀 영역의 기판(100)에서 상기 트랜스퍼 트랜지스터가 형성될 부위를 노출하는 제2 이온주입 마스크 패턴(도시안됨)을 형성한다. 상기 제2 이온주입 마스크 패턴을 이용하여, 상기 트랜스퍼 트랜지스터의 게이트 전극과 대향하는 부위에 P형 불순물을 도핑함으로써 제1 채널 도핑 영역(102)을 형성한다.
상기 액티브 픽셀 영역의 기판(100)에서 상기 리셋 트랜지스터(RT), 드라이브 트랜지스터(SF) 및 선택 트랜지스터(ST)들이 형성될 부위를 노출하는 제3 이온주입 마스크 패턴(도시안됨)을 형성한다. 상기 제3 이온주입 마스크 패턴(도시안됨)을 이용하여 상기 리셋 트랜지스터(RT), 드라이브 트랜지스터(SF) 및 선택 트랜지스터(ST)들이 형성될 부위의 기판에 P형 불순물을 도핑함으로써 제2 채널 도핑 영역(104)을 형성한다.
한편, 상기 페리 회로 영역의 기판(100)에서 NMOS 트랜지스터가 형성될 부위에 P형 불순물을 도핑시켜 제3 채널 도핑 영역(106)을 형성한다. 또한, 상기 페리 회로 영역의 기판(100)에서 PMOS 트랜지스터가 형성될 부위에 N형 불순물을 도핑시켜 제4 채널 도핑 영역(108)을 형성한다. 상기 제3 및 제4 채널 도핑 영역(106, 108)을 형성하는 공정에서도 각각 제4 및 제5 이온주입 마스크 패턴(도시안됨)을 형성하는 공정이 수행되어야 한다.
설명한 것과 같이, 상기 기판(100) 표면 아래에 채널 도핑 영역들(102, 104, 106, 108) 및 각 웰들을 형성하기 위한 이온주입 공정을 수행하는 동안, 상기 기판(100) 표면에는 계속하여 어택이 가해지게 된다. 또한, 상기 기판(100)에서 이온이 주입되지 않는 부위에도 이온주입 마스크 패턴의 형성 및 제거 공정이 반복하여 수행되어야 하므로 기판(100) 표면에 어택이 가해지게 된다. 그러므로, 상기 기판(100) 표면 부위는 기판(100) 표면과 이격된 기판 하부에 비해 상대적으로 결함의 수가 많다.
도 5를 참조하면, 상기 기판(100) 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은 상기 기판(100)을 열산화함으로써 형성될 수 있다.
상기 게이트 절연막(110) 상에 도핑되지 않은 폴리실리콘막(112)을 형성한다. 상기 폴리실리콘막(112)은 저압 화학기상증착 공정을 통해 형성할 수 있다.
다음에, 상기 액티브 픽셀 영역의 기판(100)에 형성된 폴리실리콘막(112)을 노출하는 제6 이온주입 마스크 패턴(114)을 형성한다. 상기 제6 이온주입 마스크 패턴(114)을 이용하여 상기 액티브 픽셀 영역의 기판(100) 상에 형성된 폴리실리콘 막(112)에 선택적으로 P형 불순물을 도핑한다. 상기 P형 불순물은 붕소를 포함한다.
도 6을 참조하면, 상기 페리 회로 영역의 기판(100)에서 NMOS 트랜지스터가 형성될 부위의 폴리실리콘막(112)을 노출하는 제7 이온주입 마스크 패턴(116)을 형성한다. 다음에, 상기 제7 이온주입 마스크 패턴(116)을 이용하여 상기 NMOS 트랜지스터 형성 영역에 위치하는 폴리실리콘막(112)에 N형 불순물을 도핑한다.
도 7을 참조하면, 상기 페리 회로 영역의 기판(100)에서 PMOS 트랜지스터가 형성될 부위의 폴리실리콘막(112)을 노출하는 제8 이온주입 마스크 패턴(118)을 형성한다. 다음에, 상기 제8 이온주입 마스크 패턴(118)을 이용하여 상기 PMOS 트랜지스터 형성 영역에 위치하는 폴리실리콘막(112)에 P형 불순물을 도핑한다.
통상적으로, 상기 페리 회로 영역에 형성되는 PMOS 트랜지스터의 게이트 전극과 상기 액티브 픽셀 영역에 형성되는 트랜지스터의 게이트 전극은 서로 다른 에너지로 서로 다른 농도의 불순물이 형성된다. 때문에, 설명한 것과 같이, 상기 페리 회로 영역에서 PMOS 트랜지스터 형성 부위의 폴리실리콘막과 상기 액티브 픽셀 영역에서 트랜지스터 형성 부위의 폴리실리콘막에는 별개의 이온주입 공정이 수행된다. 그러나, 상기 페리 회로 영역의 PMOS 트랜지스터와 상기 액티브 픽셀 영역에 형성되는 트랜지스터의 각 게이트 전극이 동일한 농도의 불순물이 도핑되는 경우에는, 이 전의 액티브 픽셀 영역의 폴리실리콘에 P형 불순물을 도핑할 때 상기 PMOS 트랜지스터 영역의 폴리실리콘에도 함께 P형 불순물을 도핑시킬 수 있다. 이 경우에는, 도 7을 참조로 설명한 공정이 생략될 수 있다.
도 8을 참조하면, 상기 불순물이 도핑된 폴리실리콘막(112) 상에 하드 마스크막(도시안됨)을 증착한다. 상기 하드 마스크막은 이 후에 수행되는 사진 공정에서 반사 방지막으로도 사용되어야 한다. 상기 하드 마스크막은 실리콘 질화물 또는 실리콘 산 질화물을 화학기상 증착법을 통해 증착하여 형성할 수 있다.
이 후, 사진 공정을 수행하여 상기 하드 마스크막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 상기 액티브 픽셀 영역 및 페리 회로 영역에 형성되는 각 트랜지스터의 게이트 전극들이 형성될 부위를 마스킹한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크막을 식각함으로써 하드 마스크 패턴(120)을 형성한다. 상기 하드 마스크 패턴(120)을 형성한 이 후에, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
상기 하드 마스크 패턴(120)을 식각 마스크로 사용하여 상기 폴리실리콘막(112)을 식각함으로써 상기 액티브 픽셀 영역 및 페리 회로 영역에 형성되는 각 트랜지스터의 게이트 전극들(112a, 112b, 112c, 112d)을 형성한다. 도시된 것과 같이, 상기 액티브 픽셀 영역에 형성되는 트랜스퍼 트랜지스터(TG)의 게이트 전극(112a), 리셋 트랜지스터(RG), 드라이버 트랜지스터(SF) 및 선택 트랜지스터(ST)의 게이트 전극들(112b)은 P형 불순물이 도핑된 폴리실리콘으로 이루어진다. 또한, 상기 페리 회로 영역에 형성되는 NMOS 트랜지스터의 게이트 전극(112c)은 N형 불순물이 도핑된 폴리실리콘으로 이루어지고, 상기 페리 회로 영역에 형성되는 PMOS 트랜지스터의 게이트 전극(112d)은 P형 불순물이 도핑된 폴리실리콘으로 이루어진다. 이하에서는, 상기 트랜스퍼 트랜지스터의 게이트 전극을 제1 게이트 전극(112a), 리셋 트랜지스터, 드라이버 트랜지스터 및 선택 트랜지스터의 게이트 전극을 제2 게이트 전극(112b), 상기 페리 회로 영역에 형성되는 NMOS 트랜지스터의 게이트 전극을 제3 게이트 전극(112c), 상기 페리 회로 영역에 형성되는 PMOS 트랜지스터의 게이트 전극을 제4 게이트 전극(112d)으로 각각 구분하여 지칭한다.
도 9를 참조하면, 상기 페리 회로 영역의 기판(100)이 선택적으로 노출되도록 상기 액티브 픽셀 영역의 기판(100)을 덮는 포토레지스트 패턴(122)을 형성한다.
상기 포토레지스트 패턴(122)을 식각 마스크로 사용하여 상기 제3 및 제4 게이트 전극(112c, 112d) 상에 위치하는 하드 마스크 패턴(120)을 제거한다. 상기 하드 마스크 패턴(120)을 제거하는 공정은 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 그런데, 상기 건식 식각 공정을 수행하는 경우 기판에 손상이 가해질 수 있으므로, 습식 식각 공정을 통해 상기 하드 마스크 패턴을 제거하는 것이 더 바람직하다.
상기 공정을 수행하면, 제1 및 제2 게이트 전극(112a, 112b)들 상에만 하드 마스크 패턴이 남아있게 된다. 이 후, 상기 포토레지스트 패턴(122)을 에싱 및 스트립 공정을 통해 제거한다.
도 10을 참조하면, 상기 액티브 픽셀 영역에서 제1 게이트 전극(112a)의 일측 및 제2 게이트 전극(112b)의 양측에 위치하는 기판과, 상기 페리 회로 영역에서 제3 게이트 전극(112c) 양측에 위치하는 기판을 선택적으로 노출하는 제9 이온주입 마스크 패턴(도시안됨)을 형성한다. 상기 제9 이온주입 마스크 패턴을 사용하여 상 기 기판에 N형 불순물을 주입함으로써 각 제1 게이트 전극(112a)의 일 측과, 제2 및 제3 게이트 전극(112b, 112c)의 양측에 저농도 N형 불순물 영역(124)을 형성한다.
또한, 상기 페리 회로 영역에서 PMOS 트랜지스터의 게이트 전극 양측에 위치하는 기판을 선택적으로 노출하는 제10 이온주입 마스크 패턴(도시안됨)을 형성한다. 상기 제10 이온주입 마스크 패턴을 사용하여 상기 기판에 P형 불순물을 주입함으로써 제4 게이트 전극(112d) 양측에 저농도 P형 불순물 영역(126)을 형성한다.
도 11을 참조하면, 상기 기판(100), 하드 마스크 패턴(120) 및 제1 내지 제4 게이트 전극(112a, 112b, 112c, 112d)의 표면 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 스페이서용 절연막을 이방성 식각함으로써 상기 제1 내지 제4 게이트 전극(112a, 112b, 112c, 112d)의 측벽에 스페이서(128)를 형성한다.
다음에, 상기 액티브 픽셀 영역에서 제1 게이트 전극(112a)의 일측 및 제2 게이트 전극(112b)의 양측에 위치하는 기판과, 상기 페리 회로 영역에서 제3 게이트 전극(112c) 양측에 위치하는 기판을 선택적으로 노출하는 제11 이온주입 마스크 패턴(140)을 형성한다. 상기 제11 이온주입 마스크 패턴(140)을 사용하여 상기 기판에 N형 불순물을 주입함으로써 상기 저농도 N형 불순물 영역과 접하는 고농도 N형 불순물 영역(132, 134)을 형성한다.
이 때, 상기 액티브 픽셀 영역의 제1 및 제2 게이트 전극 상에는 하드 마스크 패턴이 남아있으므로, 상기 N형 불순물이 상기 제1 및 제2 게이트 전극에 도핑 되지 않는다. 따라서, 상기 제1 및 제2 게이트 전극은 P형 불순물이 도핑된 폴리실리콘으로 이루어지게 된다. 이에 반해, 상기 페리 회로 영역의 제3 게이트 전극 상에는 하드 마스크 패턴이 구비되지 않으므로, 상기 N형 불순물이 상기 노출된 기판 뿐 아니라 상기 제3 게이트 전극에도 함께 도핑된다.
상기 설명한 공정을 수행함으로써, 상기 액티브 픽셀 영역에 매립 채널 트랜지스터들이 완성된다. 상기 매립 채널 트랜지스터는 P형 불순물이 도핑된 폴리실리콘을 포함하는 게이트와 LDD 구조를 갖고 N형 불순물이 도핑된 제1 소오스/드레인(136)을 포함한다. 한편, 페리 회로 영역에 형성되는 NMOS 트랜지스터는 동작 시에 표면 채널을 가지며, N형 불순물이 도핑된 폴리실리콘을 포함하는 게이트와 LDD 구조를 갖고 N형 불순물이 도핑된 제2 소오스/드레인(138)을 포함한다.
도 12를 참조하면, 상기 페리 회로 영역에서 제4 게이트 전극(112d) 양측에 위치하는 기판(100)을 선택적으로 노출하는 제12 이온주입 마스크 패턴(142)을 형성한다. 상기 제12 이온주입 마스크 패턴(142)을 사용하여 상기 기판(100)에 P형 불순물을 주입함으로써 상기 저농도 P형 불순물 영역과 접하는 고농도 P형 불순물 영역(144)을 형성한다.
페리 회로 영역에 형성되는 PMOS 트랜지스터는 P형 불순물이 도핑된 폴리실리콘을 포함하는 게이트와 LDD 구조를 갖고 P형 불순물이 도핑된 제3 소오스/드레인(146)을 포함한다.
도 13을 참조하면, 상기 기판(100), 스페이서(128), 하드 마스크 패턴(120), 제3 게이트 전극(112c) 및 제4 게이트 전극(112d)의 표면 상에 실리시데이션 방지 막(도시안됨)을 형성한다. 상기 실리시데이션 방지막은 실리콘 질화물을 화학기상 증착법을 통해 증착하여 형성할 수 있다. 이 후, 상기 액티브 픽셀 영역을 덮는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 상기 페리 회로 영역에 형성되어 있는 실리시데이션 방지막을 식각함으로써 실리시데이션 방지 패턴(도시안됨)을 형성한다.
상기 실리시데이션 방지 패턴, 페리 회로 영역의 기판(100), 스페이서(128), 제3 게이트 전극(112c) 및 제4 게이트 전극(112d)의 표면 상에 실리사이드 패턴으로 형성되기 위한 금속막(도시안됨)을 형성한다. 상기 금속막은 코발트, 니켈 등을 포함할 수 있다.
상기 금속막이 형성되어 있는 기판을 열처리함으로써, 상기 금속막과 상기 금속막 하부의 실리콘 물질들을 반응시켜 금속 실리사이드 패턴(148a, 148b)을 형성한다. 상기 금속 실리사이드 패턴(148a, 148b)은 상기 제3 및 제4 게이트 전극(112c, 112d)의 상부면과 상기 페리 회로 영역의 노출된 기판(100) 표면 즉, 제3 소오스/드레인(146) 상에 형성된다. 그러나, 상기 스페이서(128) 및 실리시데이션 방지 패턴(도시안됨) 상에 형성된 금속막은 하부에 실리콘 물질이 구비되지 않으므로 금속 실리사이드 패턴이 형성되지 않는다.
상기 금속 실리사이드 패턴(148a, 148b)을 형성한 이 후에, 미반응된 금속막(도시안됨)을 제거한다.
상기 설명한 공정들을 수행함으로써, 액티브 픽셀 영역에는 매립 채널 트랜지스터들이 형성되고, 페리 회로 영역에는 표면 채널 트랜지스터들이 형성되는 CMOS 이미지 소자를 형성할 수 있다. 또한, 상기 페리 회로 영역에만 선택적으로 금속 실리사이드 패턴을 포함하는 트랜지스터들을 형성할 수 있다.
상기 설명한 것과 같이, 본 발명은 플릭커 노이즈가 감소되는 이미지 센서 및 그 제조에 사용될 수 있다. 아울러, 기판 내에 매립 채널 트랜지스터 및 CMOS 트랜지스터가 혼재되어 있는 다양한 반도체 소자의 제조에 적극적으로 응용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서의 액티브 픽셀 영역을 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 회로도이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 나타내는 단면도이다.
Claims (21)
- 포토다이오드;상기 포토다이오드에서 생성된 광전하를 플로팅 확산 영역으로 운송하는 트랜스퍼 트랜지스터; 및상기 트랜스퍼 트랜지스터와 전기적으로 연결되고, 매립 채널을 갖는 트랜지스터들을 포함하는 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 상기 매립 채널을 갖는 트랜지스터들은 플로팅 확산 영역의 전하를 배출하여 리셋시키는 리셋 트랜지스터, 소스 팔로우어용으로 사용되는 드라이브 트랜지스터 및 어드레스를 선택하기 위한 선택 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 상기 매립 채널을 갖는 트랜지스터들은 기판에 형성되는 게이트 절연막 패턴, 게이트 전극 및 소오스/드레인 영역을 포함하고,상기 게이트 전극은 상기 소오스/드레인 영역의 불순물과 다른 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 이미지 센서.
- 제3항에 있어서, 상기 매립 채널을 갖는 트랜지스터들은 N형 불순물이 도핑된 소오스/드레인 영역 및 P형 불순물이 도핑된 폴리실리콘으로 이루어지는 게이트 전극을 포함하는 것을 특징으로 하는 이미지 센서.
- 제3항에 있어서, 상기 매립 채널을 갖는 트랜지스터의 게이트 전극 상에는 하드 마스크 패턴이 구비되는 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 상기 매립 채널을 갖는 트랜지스터들의 채널 형성 부위에는 문턱 전압 조절용 불순물이 도핑된 채널 도핑 영역이 더 포함되는 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서, 페리 회로들을 구성하기 위하여 표면 채널형의 N MOS트랜지스터 및 PMOS트랜지스터가 더 구비되는 것을 특징으로 하는 이미지 센서.
- 제7항에 있어서, 상기 NMOS트랜지스터는 기판에 형성되는 게이트 절연막 패턴, N형 불순물이 도핑된 폴리실리콘으로 이루어지는 게이트 전극 및 N형 불순물이 도핑된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 이미지 센서.
- 제7항에 있어서, 상기 PMOS트랜지스터는 기판에 형성되는 게이트 절연막 패턴, P형 불순물이 도핑된 폴리실리콘으로 이루어지는 게이트 전극 및 P형 불순물이 도핑된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 이미지 센서.
- 기판의 일부 영역에 불순물을 도핑하여 포토다이오드를 형성하는 단계;상기 기판에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성하는 단계;상기 폴리실리콘막의 일부 영역에 P형 불순물을 도핑하는 단계;상기 폴리실리콘막 상에 제1 하드 마스크 패턴을 형성하는 단계;상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 P형 불순물이 도핑된 폴리실리콘막을 식각함으로써 트랜스퍼 트랜지스터 및 매립 채널을 갖는 트랜지스터들의 게이트 전극들을 각각 형성하는 단계; 및상기 제1 하드 마스크 패턴을 이온주입 마스크로 사용하여 매립 채널을 갖는 트랜지스터의 게이트 전극 양측으로 N형 불순물을 도핑하여 제1 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제10항에 있어서, 상기 기판에 문턱 전압 조절용 불순물을 이온주입하여 채널 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제10항에 있어서, 상기 기판은 액티브 픽셀 영역 및 페리 회로 영역으로 구분되고, 상기 페리 회로 영역에 표면 채널형의 NMOS트랜지스터 및 P MOS트랜지스터를 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제12항에 있어서, 상기 NMOS 및 PMOS 트랜지스터를 형성하는 단계는,상기 페리 회로 영역에서 NMOS 트랜지스터의 형성되는 부위의 폴리실리콘막에 선택적으로 N형 불순물을 이온주입하는 단계;상기 페리 회로 영역에 위치하는 상기 폴리실리콘막 상에 제2 하드 마스크 패턴을 형성하는 단계;상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 폴리실리콘막을 식각함으로써 N형 불순물이 도핑된 NMOS 트랜지스터의 게이트 전극 및 P형 불순물이 도핑된 PMOS 트랜지스터의 게이트 전극을 형성하는 단계;상기 NMOS 트랜지스터의 게이트 전극 양측으로 N형 불순물을 도핑시켜 제2 소오스/드레인을 형성하는 단계; 및상기 P형 트랜지스터의 게이트 전극 양측으로 P형 불순물을 도핑시켜 제3 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제13항에 있어서, 상기 제2 하드 마스크 패턴은 상기 제1 하드 마스크 패턴을 형성하는 단계에서 함께 형성되고, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극은 상기 트랜스퍼 트랜지스터 및 매립 채널을 갖는 트랜지스터들의 게이트 전극을 형성하는 단계에서 함께 형성되는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제13항에 있어서, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극 상에 형성되어 있는 상기 제2 하드 마스크 패턴을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제13항에 있어서, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극, 제2 및 제3 소오스/드레인의 상부면에 금속 실리사이드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 기판의 액티브 픽셀 영역 일부분에 불순물을 도핑하여 포토다이오드를 형성하는 단계;상기 기판에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성하는 단계;상기 액티브 픽셀 영역의 트랜지스터 형성 부위와 페리 회로 영역에서 PMOS 트랜지스터 형성 부위의 폴리실리콘막에 P형 불순물을 이온주입하는 단계;상기 페리 영역에서 NMOS 트랜지스터 형성 부위의 폴리실리콘막에 N형 불순물을 이온주입하는 단계;상기 폴리실리콘막을 패터닝함으로써, 상기 액티브 픽셀 영역에 상기 트랜스퍼 트랜지스터, 매립 채널을 갖는 트랜지스터들, 상기 페리 회로 영역에 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극을 각각 형성하는 단계;상기 매립 채널을 갖는 트랜지스터 및 상기 NMOS 트랜지스터의 게이트 전극 양측의 기판 표면 아래에 선택적으로 N형 불순물을 도핑하여 제1 및 제2 소오스/드레인을 각각 형성하는 단계; 및상기 P형 트랜지스터의 게이트 전극 양측의 기판 표면 아래에 선택적으로 P형 불순물을 도핑하여 제3 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제17항에 있어서, 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제18항에 있어서, 상기 하드 마스크 패턴을 이용하여 게이트 전극을 형성한 다음, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극 상에 형성되어 있는 하드 마스크 패턴을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제19항에 있어서, 상기 하드 마스크 패턴을 제거하는 단계는,상기 액티브 픽셀 영역의 기판을 덮는 제1 포토레지스트 패턴을 형성하는 단계; 및상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 페리 회로 영역의 하드 마스크 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
- 제17항에 있어서, 상기 제1 및 제2 소오스/드레인을 형성하는 단계는,상기 트랜스퍼 트랜지스터, 매립 채널을 갖는 트랜지스터들, 상기 페리 회로 영역의 NMOS 트랜지스터의 각 게이트 전극 양측의 기판을 선택적으로 노출시키는 제2 포토레지스트 패턴을 형성하는 단계; 및상기 제2 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 기판에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
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