WO2006097978A1 - フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法 - Google Patents

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Tadao Inoue
Katsuyoshi Yamamoto
Narumi Ohkawa
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Fujitsu Limited
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Definitions

  • Image sensor with embedded photodiode region and manufacturing method thereof
  • the present invention relates to an image sensor in which a photodiode region is embedded and a manufacturing method thereof, and more particularly to an image sensor in which a photodiode region is embedded under a transistor formation region and a manufacturing method thereof.
  • CMOS image sensor CMOS image sensor
  • CCDs are used for video cameras
  • CMOS image sensors are used for low-priced digital still cameras.
  • the CMOS image sensor can be manufactured by the CMOS process, so the manufacturing cost is low, and it consumes less power than the CCD image sensor, making it a battery-powered device such as a mobile phone or a personal digital assistant. in use.
  • a CMOS image sensor has a photodiode as a photoelectric conversion element, and reads out the amount of charge accumulated in the photodiode by a source follower transistor or the like, thereby extracting incident light intensity as an electric signal.
  • the CMOS image sensor already in practical use is a three-transistor type that also includes a photodiode, reset transistor, source follower transistor, and select transistor stacker. Recently, a four-transistor type APS with a transfer gate transistor between the photodiode and the reset transistor has been proposed!
  • Patent Document 1 Three-transistor type and four-transistor type APS are described in, for example, Patent Document 1 below.
  • a floating diffusion consisting of a floating diffusion layer is provided at the connection point between the transfer gate transistor and the reset transistor. After this floating diffusion is set to the reset level by the reset transistor, the transfer gate transistor is turned on and stored in the photodiode region. The electric charge is transferred to the floating diffusion and its potential is changed, and the change in this potential is taken out to the signal line through the source follower transistor. By detecting the difference between the floating potential and the potential at the time of charge transfer from the photodiode, the signal from which noise has been removed can be extracted.
  • FIG. 1 is a cross-sectional view of a CMOS image sensor described in Patent Document 1.
  • the gate electrode 55 of the transfer transistor TG, the gate electrode 58 of the reset transistor, and the gate electrode 61 of the source follower transistor are gated. It is formed through oxide films 56, 63, 61, and source and drain regions 57, 59, 60, 62 are provided on both sides of these gate electrodes.
  • a high-concentration N-type photodiode region 53 is also formed in the depth direction in the surface layer of the epitaxial layer 52. The photodiode region 53 also extends under the transfer gate transistor, the reset transistor, and the source follower transistor. Embedded. The photodiode region 53 is buried with a high concentration P + region formed on the surface of the epitaxial layer 52 so as to be separated from the insulating film 54 on the surface. The dark current due to can be suppressed.
  • the CMOS image sensor described in Patent Document 1 embeds the photodiode region under the transistor formation region in the pixel so as to prevent a decrease in the aperture ratio and increase the photosensitivity. It is improving.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-16243 (published on January 18, 2002)
  • an N-type photodiode region 53 is buried under the entire transistor formation region in the pixel. Since the buried photodiode region 53 extends to the depth and region of the epitaxial layer 52, the light incident from the surface attenuates before reaching the buried photodiode region 53 and reaches the buried region. 53 cannot sufficiently contribute to sensitivity improvement.
  • the N-type photodiode region 53 is formed immediately below the transfer gate transistor TG and the floating diffusion 57, it becomes an obstacle to keeping the threshold voltage Vth of the transfer gate transistor TG low. Floating 'Diffusion 57 will increase the junction capacity. In other words, in order to electrically isolate the buried N-type photodiode region 53 from the N-type source and drain regions on the surface, it is necessary to increase the impurity concentration of the P-type epitaxial layer 52 between them. . This high-concentration P-type epitaxial layer increases the concentration of the channel region of the transfer gate transistor and increases the threshold voltage.
  • the threshold voltage of the transfer gate transistor increases, the charge transfer efficiency from the photodiode region 53 to the floating diffusion 57 may decrease, leading to a decrease in sensitivity.
  • the concentration of the P-type epitaxial layer 52 where the N-type floating diffusion 57 is formed is high !, the junction capacitance of the floating diffusion 57 is increased. As the junction capacitance increases, the rate of change in the voltage in the floating diffusion region corresponding to the transfer charge from the photodiode region 53 becomes smaller, leading to a decrease in sensitivity.
  • an object of the present invention is to provide a CMOS image sensor having a substantially increased aperture ratio and improved photosensitivity, and a method for manufacturing the same. Means for solving the problem
  • the photodiode region of the pixel can be embedded in the region relatively shallow from the substrate surface, so that the incident light from the substrate surface can be captured before it is attenuated, and the photosensitivity is increased. Can be high. Since the photodiode region of the pixel is embedded at a relatively shallow position below the active element of the pixel, the substantial aperture ratio can be increased and the photosensitivity is improved.
  • the second element isolation structure formed in the pixel region is shallower and embedded than the first element isolation structure formed in the peripheral circuit region.
  • the photodiode region is formed under the second element isolation structure.
  • a first well region having a first depth is formed in the peripheral circuit region. Forming a second well region shallower than the first depth in the pixel region, forming a photodiode region under the second well region of the pixel region, and a photodiode. Forming a reset transistor or a source follower transistor in a second well region on the region.
  • each pixel has a transfer gate transistor for charge transfer between the photodiode and the reset transistor, and is reset.
  • the connection node between the transistor and the transfer gate transistor The rotating 'diffusion region is connected to the gate of the source follower transistor.
  • the photodiode region is not formed below at least a part of the floating diffusion region and the transfer gate transistor region. With this configuration, the floating 'diffusion region and the source of the transfer gate transistor are separated in order to separate the floating' diffusion region from the buried photodiode region as the buried photodiode region becomes shallower.
  • the impurity concentration in the well region where the drain region is formed there is no need to increase the impurity concentration in the well region where the drain region is formed. As a result, it is possible to prevent the junction capacitance in the floating diffusion region from increasing. In addition, the impurity concentration in the channel region of the transfer gate transistor can be prevented from increasing, and the transistor threshold voltage can be prevented from increasing.
  • a pixel region having a plurality of pixels each having at least a photodiode, a reset transistor, and a source follower transistor, and the pixel force
  • CMOS image sensor having a peripheral circuit area in which a peripheral circuit for processing a read signal is formed
  • a second conductivity type source / drain region of a transistor constituting the peripheral circuit is formed in a first well type region of the first conductivity type on the substrate surface.
  • a source drain region of the second conductivity type of the reset transistor and the source follower transistor is formed in a second well region of the first conductivity type shallower than the first well region, and further, in the depth direction from the vicinity of the substrate surface.
  • a first photodiode region of the first conductivity type extending to the bottom of the second well region where the source / drain regions of the reset transistor or source follower transistor are formed.
  • a second photodiode region extending and buried is formed.
  • a first isolation structure for isolating the peripheral circuit transistors is formed in the peripheral circuit region
  • a second isolation structure is formed that is shallower than the first isolation structure and isolates the reset transistor and the source follower transistor, and the second photodiode is formed.
  • the diode region is formed under the second isolation structure.
  • each pixel has a transfer gate transistor connected to the photodiode, and the transfer gate transistor and the reset transistor have a floating diffusion region.
  • the floating diffusion region is connected to the gate of the source follower transistor, and a shield region of the first conductivity type is formed on the substrate surface on the first photodiode region,
  • At least a part of the transfer gate transistor or the floating 'diffusion region is provided in a third well region having a lower concentration than the second well region, and the second region is provided below the floating' diffusion region.
  • a photodiode region is formed and has a large ridge region.
  • the photodiode region can be embedded in a shallow region under the active element in the pixel, it is possible to provide a CMOS image sensor with a high substantial aperture ratio and high photosensitivity. it can.
  • FIG. 1 is a cross-sectional view of a CMOS image sensor described in Patent Document 1.
  • FIG. 2 is a graph showing light transmittance in a silicon substrate.
  • FIG. 3 is a circuit diagram of a 4-transistor APS.
  • FIG. 4 is an operation waveform diagram of a 4-transistor APS.
  • FIG. 5 is a circuit diagram of a shared 4-transistor APS.
  • FIG. 6 is a circuit diagram of a pseudo 4-transistor APS.
  • FIG. 7 is an operation waveform diagram of the pseudo 4-transistor APS.
  • FIG. 8 is a circuit diagram of a three-transistor APS.
  • FIG. 9 is a cross-sectional view showing the overall configuration of the image sensor according to the first embodiment.
  • FIG. 10 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 11 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 12 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 13 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 14 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 15 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 16 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 17 is a cross-sectional view showing a manufacturing step in the first embodiment.
  • FIG. 18 is a layout diagram of pixels in the first embodiment.
  • FIG. 19 is a layout diagram of pixels in the first embodiment.
  • FIG. 20 is a pixel layout diagram according to the first embodiment.
  • FIG. 21 is a layout diagram of pixels in the first embodiment.
  • FIG. 22 is a cross-sectional view showing a manufacturing step in the second embodiment.
  • FIG. 23 is a cross-sectional view showing a manufacturing step in the second embodiment.
  • FIG. 24 is a cross-sectional view showing a manufacturing step in the second embodiment.
  • FIG. 25 is a cross-sectional view showing a manufacturing step in the second embodiment.
  • FIG. 26 is a cross-sectional view showing a manufacturing step in the second embodiment.
  • FIG. 27 is a cross-sectional view showing a manufacturing step in the second embodiment.
  • FIG. 28 is a pixel layout diagram according to the second embodiment.
  • FIG. 29 is a layout diagram of pixels in the second embodiment.
  • FIG. 30 is a layout diagram of pixels in the second embodiment.
  • Substrate 10 Pixel area 12: Peripheral circuit area
  • PW1 First P-type wel region
  • PW2 Second P-type wel region
  • FIG. 2 is a graph showing the light transmittance in the silicon substrate. Substrate depth on the horizontal axis (
  • the vertical axis indicates the light transmittance (A. U).
  • Red (R) Green (G) Blue (B) Blue B which has a short wavelength, is attenuated by photoelectric conversion of many photons in the shallow region of the substrate, and the light transmittance decreases greatly as it deepens.
  • Green G and red R which have longer wavelengths, are also photoelectrically converted in the shallow area of the substrate, and the light transmittance decreases as the depth increases.
  • red R and green G are also deeper in the substrate as in blue B, but the transmittance is attenuated exponentially, and red in the deep region of the substrate.
  • the amount of R and green G light also attenuates and the photoelectric conversion efficiency decreases. In other words, incident light attenuates rapidly in a shallow region within the substrate.
  • the light incident from the substrate surface is as close to the substrate surface as possible, and captures the photoelectrically converted charge in the shallow region. , It is important to increase photosensitivity. Therefore, when the photodiode region is embedded in the substrate, it is desirable to form the photodiode region in the shallowest possible region.
  • CMOS image sensor Before describing the configuration and manufacturing method of the CMOS image sensor in the present embodiment, the 4-transistor type, shared 4-transistor type, pseudo 4-transistor type, and 3-transistor type of CMOS image sensor will be described.
  • FIG. 3 is a circuit diagram of a 4-transistor APS.
  • Figure 3 shows two pixels PX1 and PX2 arranged in two rows and one column.
  • Pixels PX1 and PX2 are composed of photodiodes PD1 and PD2 and four transistors.
  • the four transistors are a reset transistor RST connected to the reset voltage VR, a source follower transistor SF that is also connected to the reset voltage VR, a select transistor SLCT between the source follower transistor SF and the signal line SGL, and A transfer gate transistor TG provided between the reset transistor RST and the photodiode PD.
  • the transfer gate transistor TG is connected to the power sword side of the photodiode PD.
  • the connection node between the reset transistor RST and the transfer gate transistor TG is the floating diffusion FD1, FD2, which is connected to the gate of the source follower transistor SF.
  • Fig. 4 is an operation waveform diagram of a 4-transistor APS. A case where the pixel PX1 is selected will be described. First, select line SLCT1 (Select in Fig. 4) is driven to H level and the select transistor SLCT is turned on, then reset line RST1 is driven to H level. The reset transistor RST is turned on to reset the floating diffusion FD1 to the reset voltage level VR. This reset level is output as a noise signal to the signal line SGL (Signal in Fig. 4) via the source follower transistor SF and the select transistor SLCT.
  • FIG. 5 is a circuit diagram of a shared 4-transistor APS.
  • the four-transistor APS shown in Fig. 3 has four transistors in each pixel.
  • the aperture ratio which is the ratio of the area where photodiodes are formed per pixel area, decreases.
  • the sensor in Fig. 5 uses the reset transistor RST and the adjacent pixel.
  • FIG. 6 is a circuit diagram of a pseudo 4-transistor APS.
  • the pseudo four-transistor APS pixels PX1 and PX2 are composed of a photodiode PD and three transistors RST, TG, and SF.
  • the four-transistor select transistor SLCT shown in Fig. 3 is not provided. In other words, the source terminal of the source follower transistor SF is directly connected to the signal line SGL. Instead, the control of the reset voltage VR and reset transistor RST is devised to realize the same row selection function as the select transistor.
  • Fig. 7 is an operational waveform diagram of the pseudo 4-transistor APS.
  • the reset voltage VR set to L level as a row selection operation
  • all reset lines are driven to H level
  • the reset transistors RST of all pixels are turned on
  • the floating diffusion FD of all pixels is set to L level.
  • the reset voltage VR is returned to the H level
  • the reset line of the selected row is driven to the H level
  • the reset transistor RST of the pixel belonging to the selected row is turned on to set only the floating diffusion FD (1) to the reset level.
  • This state is read out from the signal line SGL as a noise signal.
  • the floating diffusion FD (2) of the unselected row is at the L level, and the source follower transistor SF (2) there has no effect on the signal line SGL.
  • the transfer gate line of the selected row is driven to the H level to turn on the transfer gate transistor TG (1), and the charge of the photodiode FD (1) is transferred to the floating diffusion FD (1) and the detection signal is transmitted.
  • the source follower transistor SF (2) in the non-selected row has no influence on the signal line SLG.
  • FIG. 8 is a circuit diagram of a 3-transistor APS.
  • the pixels PX1 and PX2 are composed of a photodiode PD, a reset transistor RST, a select transistor SLCT, and a source follower transistor SF.
  • Floating diffusion FD is the power sword electrode of photodiode PD.
  • the select transistor SLCT and the source follower transistor SF may be connected in reverse.
  • FIG. 9 is a cross-sectional view showing the overall configuration of the image sensor according to the present embodiment.
  • a pixel region 10 having a plurality of pixels is provided in the center of a P-type silicon substrate P-Sub, and an output circuit, a reset line, a transfer gate line, and the like that process a signal that also reads out the pixel force.
  • Peripheral circuit area 12 including a drive circuit for driving is provided.
  • the source / drain regions of the transistors constituting the peripheral circuit are formed in the first P-type well region PW1.
  • a second P-type well region PW2 shallower than the first P-type well region PW1 is formed in the pixel region 10, and a source / drain region of a transistor in the pixel is formed therein.
  • an N-type photodiode region PHD2 is buried under the second P-type well region PW2.
  • the photodiode region PHD2 buried below can be formed in a shallow region. Electrons generated in shallow regions where incident light is not attenuated can be captured by the buried photodiode region PHD2.
  • the element isolation structure in the pixel region 10 is formed shallower than the element isolation structure in the peripheral circuit region 12.
  • N-channel transistors are mainly formed, while in the peripheral circuit region 12, P-channels and N-channel transistors that form a CMOS circuit are formed. Therefore, an element isolation structure with a certain depth is required for the CMOS structure in the peripheral circuit area, but the element isolation structure does not need to be so deep in the pixel area. Therefore, the element isolation structure in the pixel region can be formed shallow, and accordingly, an N-type photodiode region can be formed in the shallow region below it.
  • FIGS. 10 to 17 are cross-sectional views showing processes (1) and (8) of the manufacturing method according to the first embodiment.
  • Figure 18-21 shows the same pixel layout.
  • the pixel is the pseudo 4-transistor type APS described in FIG. 6, and its constituent elements are a photodiode PD, a transfer gate transistor TG, a floating diffusion FD, and a reset transistor RST.
  • the reset transistor RST and the source follower transistor SF are connected to the reset voltage VR, and the source follower transistor SF is connected to the signal line SGL.
  • FIG. 15 the cross-sectional structure of the pixel and the cross-sectional structure of the peripheral circuit are shown separately as in other process cross-sectional views.
  • the cross section of the pixel in Fig. 15 corresponds to the cross section of A—B and C—D—E indicated by the broken lines in the layout diagram of FIG.
  • This layout diagram in Fig. 18 shows the active region isolated by the isolation trench (element isolation structure) composed of STI (Shallow Trench Isolation) and the gate polysilicon that forms the gate electrodes of the three transistors TG, RST, and SF.
  • the contact vias formed in the active region and the gate electrode are shown.
  • the active region, gate polysilicon, and contact via patterns are shown in the lower right of the figure.
  • the symbols TG, RST, and SF are given to the gate electrode positions of the three transistors in the pixel region Pixel, and the floating region FD, reset voltage VR, and Is shown! /
  • the cross-sectional structure of the peripheral circuit shows the configuration of the N-channel transistor, and the deep P-type impurity implantation region PW 11 constituting the first P-type well region PW1 and A shallow P-type impurity implantation region PW1-2 is formed in the P-type silicon substrate P-Sub. Therefore, the first P-type well region PW1 in the peripheral circuit region is formed at the depth DPI.
  • the isolation trench STI (l) separating the transistors is formed relatively deep.
  • the impurity concentration on the substrate surface of the P-type well region PW1 can be lowered, and the source and drain regions of the transistor The junction capacity can be reduced. As a result, the transistor can be increased at high speed.
  • the parasitic PNPN structure peculiar to the CMOS structure, by increasing the impurity concentration in the deep region of the first P-type well region PW1, the voltage rise due to the substrate current flowing in the well region is suppressed, and the parasitic Latch-up of the PNPN structure can be suppressed.
  • the parasitic PNPN structure includes, for example, a P-type source 'drain region, an N-well region, a P-well region in FIG. 15, and an N-type source / drain region in the N-well region of a P-channel transistor (not shown). It consists of.
  • a second P-type well region PW2 having a depth DP2 shallower than the first P-type well region PW1 is formed, and the second P-type well region PW2 is formed in the second P-type well region PW2.
  • the source and drain regions of the transfer gate transistor TG, reset transistor RST, and source follower transistor SF are formed. These transistors are all N-channel transistors. Also, along with the shallow P-type well region PW2, the isolation trench STI (2) that separates these transistors is formed shallower than the isolation trench STI (l) in the peripheral circuit region.
  • the first photodiode region PHD1 is formed in the vicinity of the gate of the transfer gate transistor TG
  • the second photodiode region PHD2 includes the region under the first photodiode region PHD1 and the second P-type well region. It is also formed in the area under PW2.
  • the second photodiode region PHD2 extends under the reset transistor RST and the source follower transistor SF in the pixel. As a result, the area of the photodiode region can be increased in plan view, resulting in improved aperture ratio.
  • the transfer gate transistor TG and the floating diffusion FD are formed in the third P-type well region PW3 which is shallower than the second P-type well region PW2. Furthermore, the second photodiode region PHD2 is not formed under the floating diffusion region FD and the gate region of the transfer gate transistor TG. This The reason for this is as follows. When the shallow second photodiode region PHD2 is formed under the region FD and gate TG, the N-type region FD and the N-type second photodiode region PHD2 must be electrically separated. It is necessary to increase the impurity concentration of P-type well region PW3.
  • the junction capacitance of the floating diffusion region FD increases, and the threshold voltage of the transfer gate transistor TG increases.
  • Increasing the junction capacitance of the floating diffusion region FD reduces the amount of voltage change in the region FD with respect to the amount of charge transferred from the photodiode, leading to a decrease in photosensitivity.
  • an increase in the threshold voltage of the transfer gate transistor TG is not desirable because it reduces the charge transfer efficiency from the photodiode.
  • the second photodiode region PHD2 it is preferable to form the second photodiode region PHD2 as much as possible under the floating diffusion region FD and the gate electrode of the transfer gate transistor TG.
  • the second photodiode region PHD2 should not be formed under these regions at all, but under these regions. At least a part of the film may not be formed.
  • the second photodiode region PHD2 should not be formed under the electrodes of the floating diffusion region FD and transfer gate transistor TG.
  • cross-sectional view A-B separation groove STI (2) is formed in part A, and the N-type first photodiode region PHD1 is formed beside it.
  • a high-concentration P-type shield region P + shield is formed on the substrate surface above the first photodiode region PHD1 to separate the region PHD1 from the insulating film on the substrate surface.
  • An N-type second photodiode region PHD2 is formed below the first photodiode region PHD1.
  • the second photodiode region PHD2 is an inverted L-shaped rectangular region surrounded by a broken line in FIG. .
  • the gate electrode of the transfer gate transistor TG is formed.
  • An N-type low-concentration drain region NLD is formed next to the gate electrode, and this region NLD becomes the floating diffusion region FD.
  • a type contact region FDN is formed.
  • the gate electrode of the source follower transistor SF, the high-concentration N-type contact region FDN in contact with the signal line SGL, and the isolation trench STI (2) are formed in this order.
  • the second photodiode region PHD2 is embedded in the first photodiode region PHD1. It is also embedded under part of the gate TG of the transfer gate transistor and part of the floating 'diffusion region FD. However, as shown in Figs. 15 and 18, under the gate electrode of the transfer gate transistor TG, the second region PHD2 is not provided closer to the floating diffusion FD than the first photodiode region PHD1. Instead, a substantial gate area is secured. Therefore, the second region PHD2 is not formed under the gate electrode to the extent that the on / off operation of the transfer gate transistor TG is guaranteed. In addition, the second photodiode region PHD2 is not provided below a part of the floating diffusion region FD.
  • STI (2) is formed in the peripheral circuit area and the pixel area, respectively. Specifically, in the peripheral circuit area, the silicon substrate is etched by about 400 nm, and in the pixel area, the silicon substrate is etched by about 200 nm, and a silicon oxide film is formed by the high-density plasma CVD method. Then, chemical and mechanical polishing is performed, and the silicon oxide film is embedded in the etching groove to form element isolation structures STI (1) and STI (2).
  • the element isolation structure STI (2) shallower than the peripheral circuit section is formed in the pixel region because the pixel readout transistor is formed in a later process. This is to increase the photosensitivity by making the depth of the second photodiode region PHD2 formed under the star as shallow as possible.
  • ion implantation of the first P-type well region is performed in the peripheral circuit portion.
  • a deep P-type well region PW1-1 is formed by ion implantation with boron B, energy 300k, concentration 3E13, and tilt angle 0 °.
  • the P-type well region PW1 where the N-channel transistor of the peripheral circuit is formed, requires an impurity concentration of about 3E13 due to the low resistance of the substrate.
  • a shallow P-type well region PW1-2 is formed in the peripheral circuit by ion implantation with boron B, energy of 30k, concentration of about 5E12, and tilt angle of 7 degrees. This ion implantation is performed to control the threshold voltage Vt of the N channel transistor in the peripheral circuit.
  • the second P-type well region PW2 of the pixel portion is formed.
  • This second P-type well region PW2 is formed by ion implantation with boron B, energy of 80k, concentration of 1E13, and tilt angle of 7 degrees.
  • the second P-type well region PW2 is not ion-implanted under the gate electrode of the transfer gate transistor TG and the floating diffusion region FD.
  • this ion implantation is performed at a lower energy than the implantation of the first P-type well region PW1-1 in the peripheral circuit, and the second P-type well region PW2 is shallower than the first P-type well region. Forming.
  • the second photodiode region PHD2 which will be formed later, can be formed shallowly.
  • the ion implantation of the second P-type well region PW2 also serves as a control of the threshold voltage Vt of the readout transistor in the pixel.
  • a photodiode P in the pixel, a transfer gate transistor TG, and a third P-type well region PW3 dedicated to the floating diffusion region FD are provided with boron B, energy 30k, concentration 2E12, tilt angle 7 degrees. Formed by ion implantation.
  • boron B is implanted at a concentration 1Z2 or less than the threshold control concentration of the peripheral circuit N-channel transistor in the previous first well region PW1, and the transfer gate transistor TG
  • the threshold voltage Vt is made lower. Transfer gate run By reducing the threshold voltage Vt of the transistor TG, the photodiode PD force can also increase the efficiency of charge transfer to the floating diffusion region FD.
  • the third P-type well region PW3 is set to a concentration higher than the substrate concentration, the potential for electrons in the channel portion of the transfer gate transistor TG is increased, and the saturation charge amount of the photodiode PD is increased. Also, the impurity concentration of the third P-type well region PW3 is lower than that of the second P-type well region PW2, thereby controlling the threshold voltage of the transfer gate transistor low.
  • ion implantation is performed to form the first photodiode region PHD1 in the pixel region.
  • This ion implantation consists of phosphorus P, energy 207k, concentration 1–2E12, and tilt angle 7 °, and phosphorus P, energy 135k, concentration 1–2E12, and tilt angle 7 °.
  • This ion implantation cancels the previously formed third P-type well region PW3 and forms the shallow first N-type diffusion region PHD1 that constitutes the photodiode PD.
  • Photo Diode is formed. This is the second photodiode region PHD2.
  • This ion implantation region is as shown by the broken line PD (PHD2) in the layout diagram of Figure 20.
  • the isolation structure STI (2) is shallow, and the second P-type well region PW2 is also shallow. Therefore, the depth of the second photodiode region PHD2 must be relatively shallow. Is possible.
  • a gate oxide film GO X is formed on the substrate surface with a thermal acid of about 800 ° C to about 8 nm, and a polysilicon film GPOLY is formed 180 nm on it by CVD. Generate degree. Then, phosphorus P, energy 20k, concentration 4E15, and tilt angle 7 degrees are ion-implanted into the polysilicon film of the N-channel transistor part of the peripheral circuit and the polysilicon film of the pixel, and annealing at 800 ° C for 60 minutes is performed. And dope the polysilicon film N-type. Then, the polysilicon film GPOLY is patterned to form the gate electrode. After that, the peripheral circuit N channel In the transistor part and the pixel, using the gate electrode as a mask, ion implantation (LDD: Light
  • Doped drain implantation to form source and drain regions NLD.
  • boron B, energy 10k, concentration 1E13, and tilt angle 7 degrees are implanted into the surface of the substrate where the first photodiode region PHD1 in the pixel is formed. + Shield is formed, and N-type diffusion layer PHD1 of photodiode PD is embedded.
  • the first photodiode region PHD1 is separated from the oxide film on the substrate surface and suppresses the dark current caused by the leakage current caused by the oxide film.
  • the depth at which the light receiving region of the photodiode is formed is as follows.
  • the diffusion layer PH D1 is formed up to the shallow region near the substrate surface, so that the photodiode depletion layer extends from the depth of about 0.1 m on the shallow side to the deep side of the substrate.
  • the depletion layer of the second photodiode region PHD2 is shallow and 0.4 ⁇ m on the side because the second P-type well region PW2 is about 0.3 ⁇ m deep. It extends from the depth of about m to the deep side of the substrate and extends to about 1.0 ⁇ m on the deep side.
  • the first photodiode region PHD1 is 0,1–0.4 m
  • the second photodiode region PHD2 is 0.4–1.0 ⁇ m.
  • the photosensitivity (per unit area) of the first photodiode region PHD1 and the unit area (unit area) of the second photodiode region PHD2 alone.
  • the ratio of light sensitivity is around 65% for red, 58% for green, and 36% for blue.
  • the first P-type well region PW1 is formed in the pixel region, and the shallow P-type well region PW2 is formed in place of the second P-type well region PW2.
  • the second photodiode region PHD2 is about 1.0-1.4um deep.
  • the photosensitivity (per unit area) of the second photodiode region PHD2 is 55% for red, 48% for green, and 14% for blue compared to the shallow PHD2 above.
  • the photosensitivity is greatly improved by embedding the second photodiode region PHD2 under the shallow second P-type well region PW2 as in this embodiment.
  • the source / drain region of the reset transistor RST in the pixel In the process (5) of FIG. 14, the source / drain region of the reset transistor RST in the pixel. In the source and drain regions of the source and follower transistor SF, N-type ion implantation of phosphorus P, energy 15k, concentration 2E15 is performed for the high-concentration contact region FDN for contact formation.
  • a sidewall SW is formed on the gate electrode in the peripheral circuit portion.
  • a silicon oxide film of lOOnm is formed by thermal oxidation, a resist covering the transistor, photodiode FD, and floating diffusion region FD in the pixel is formed, and this is used as a mask for the silicon oxide film. Etching the entire surface.
  • sidewalls are formed on the gate electrode of the gate wiring to the transfer gate transistor and the gate wiring to the reset transistor in the peripheral circuit area and the pixel region.
  • the silicon oxide film SW-SIO for the sidewall is left in the pixel.
  • Co is formed by sputtering, and cobalt silicide CoSi is formed on the silicon surface on the gate electrode and the source and drain regions NSD by a rapid 'thermal' annealing at 520 ° C.
  • the unreacted cobalt film on the silicon oxide film is removed, and then a rapid thermal annealing at 840 ° C. is performed.
  • an insulating film is formed to form a contact hole.
  • a silicon oxide film P-SIO by plasma CVD is formed to about 120 nm, and a silicon nitride film P-SIN by plasma CVD is formed to about 70 nm.
  • a silicon oxide film HDP-SIO is formed by HDP-CVD (High Density Plasma CVD) to about 1 lOOOnm, and the surface is flattened by CMP polishing.
  • a contact hole M1C1 is formed in the region FDN where the contact implantation is performed in the pixel.
  • a contact hole to the P-type well region PW2 in the pixel and a contact hole M1C2 in the peripheral circuit are formed.
  • a contact hole M1C2 to the p-type well region PW1 is also formed.
  • the contact hole M1C2 is a contact hole to the region where the previously formed cobalt silicide CoSi is formed, and since silicide serves as an etching stopper, it is formed by a process different from the contact hole M1C1.
  • titanium Ti (one 30 nm) and titanium nitride ⁇ (—50 nm) are sputtered and a tungsten W film (one 300 nm) is deposited by CVD to form a contact hole.
  • the Ti / TiN / W three-layer film on the surface is removed by CMP to form a tungsten plug in the contact hole.
  • the first metal wiring M 1 L is formed by sputter deposition of Ti (one 30nm) / TiN (—50nm) / Al (—400nm) / Ti (—5nm) / TiN (—50nm) and photo'etching process.
  • HDP plasma oxide film HDP-SIO —750nm
  • plasma oxide film P-SIO —
  • Via Vial is formed in this interlayer insulation film, and W plug in via Vial and second metal wiring M2L are formed by the same process as the formation of W plug of contact and the formation of first metal wiring.
  • the via Vial and the second metal wiring M2L are formed only in the peripheral circuit portion, and the first metal wiring MIL is formed in the pixel, and the second metal wiring is not formed. This suppresses the blocking of light incident on the pixels.
  • the second metal wiring M2L is formed for the reset voltage wiring VR.
  • the second metal wiring M2L is connected to the second photo wiring in the pixel. It is located outside the diode region PHD2 and does not block incident light.
  • the flattened insulating film HDP-SIO / P-SIO is formed on the second metal wiring by the same process as that on the first metal wiring, and the silicon nitride film P- A cover film made of SIN is deposited.
  • the layout diagram of Fig. 18 shows a state in which the contact hole M1C1 of Fig. 16 is formed.
  • the N-type second photodiode region PHD2 is buried so as to overlap most of that region.
  • the second photodiode region PHD2 is not formed below a part of the floating diffusion region FD and most of the gate electrode of the transfer gate transistor TG. The reason for this is as described above. This makes it possible to keep the junction capacitance of the floating diffusion region FD low and the threshold voltage of the transfer gate transistor TG low.
  • the gate wiring to the transfer gate transistor that extends in the horizontal direction (TG line in the figure) and the gate wiring to the reset transistor RST (RST line in the figure) have cobalt silicide formed on the surface. And low resistance.
  • no cobalt silicide is formed on the gate electrodes of the transistors TG, RST, and SF in the pixel. The reason for this is to eliminate the shielding effect of cobalt silicide in the pixel and not to prevent the incident light from reaching the second photodiode region PHD2.
  • the layout diagram of FIG. 19 shows the relationship between the masks forming the second P-type well region PW2 and the third P-type well region PW3 of the pixel region.
  • the mask for the third P-type well region PW3 is shown in bold (ion implantation in the thick frame), and the mask for the second P-type well region PW2 is shown in gray (ion implantation in gray).
  • the second P-type well region PW2 is not formed on the gate electrode of the transfer gate transistor TG and on both sides thereof, and only the third P-type well region PW3 which is shallower and lighter than that is formed.
  • the second photodiode region PHD2 is not formed under the gate electrode of the transfer gate transistor TG and under the floating diffusion region FD, and the shallow and low-concentration third region is not formed in this region.
  • P-type well region PW3 is formed. This lowers the threshold voltage of the transfer gate transistor TG and lowers the junction capacitance of the floating diffusion region FD.
  • the layout diagram of FIG. 20 shows a state in which the first metal wiring MIL of FIG. 17 is formed.
  • the first metal wiring MIL is connected to the contact via.
  • the contact via on the floating region of the diffusion region FD and the contact via on the gate electrode of the source follower transistor SF are connected by the first metal wiring MIL (SF-FD in the figure).
  • the first metal wiring MIL is formed outside the first and second photodiode regions PHD1 and PHD2 so as not to block incident light.
  • the layout diagram of FIG. 21 shows a state in which the second metal wiring M2L of FIG. 17 is formed.
  • the second metal wiring M2L connected to the via Vial formed in the inter-layer insulation film is formed to extend in the vertical direction, and the signal line SGL and the reset voltage line VRL are formed.
  • This second metal wiring M2L is also formed outside the first and second photodiode regions PHD1 and PHD2 so as not to block incident light.
  • the area occupancy in the pixels of PHD1 and PHD2 is about 4% and 34%.
  • the effective aperture ratio due to the provision of both regions is about 26% for red, about 24% for green, and even for the attenuation of light until reaching the depth region of the second region PHD2. This is about 16% in blue, which is a significant improvement compared to the case of only the first region PHD1 (4%).
  • the real aperture ratio is also increased by forming the second P-type well region PW2 shallow and forming the second region PHD2 shallow.
  • the second embodiment is an example applied to a three-transistor APS.
  • Figure 22-25 is a cross-sectional view showing the process
  • Figure 26-30 is a pixel layout.
  • the cross section of Fig. 22-25 shows the cross section along the cross sections A-B and C-D-E in the layout diagram of Fig. 26.
  • the pixel circuit diagram of the three-transistor APS is as shown in Fig. 8, and in addition to the photodiode PD, it has a reset transistor RST, a select transistor SLCT, and a source follower transistor SF.
  • the power sword terminal of the photodiode PD also serves as the floating 'diffusion region FD, and there is no transfer gate transistor TG.
  • the second P-type well region in the pixel region is smaller than the depth DPI of the first P-type well region in the peripheral circuit region.
  • the depth DP2 is shallower, and the second photodiode region PHD2 is buried under the shallow second P-type well region PW2.
  • the first photodiode region PHD1 also serves as the source region for the reset transistor RST without being separated from the substrate surface.
  • no transfer gate transistor is provided, and the floating diffusion region FD is not formed independently. Therefore, in this embodiment, the second photodiode region PHD2 is not formed under these! /.
  • FIG. 22 corresponds to FIG. 12 of the first embodiment. That is, in the same process as in FIGS. 10 and 11 of the first embodiment, the isolation structure STI is formed and the first P-type queue of the peripheral circuit is formed. The ion implantation of the L region PW1 and the ion implantation of the second well region PW2 in the pixel region are performed, respectively. Since there is no transfer gate transistor TG in the three-transistor structure, the ion implantation of the third P-type well region is not performed. .
  • ion implantation is performed to form the second P-type well region PW2 while avoiding only the first photodiode region PHD1, and the reset transistor RST, select transistor SLCT, source follower transistor SF well region And
  • ion implantation is performed on the first photodiode region PHD1.
  • phosphorus P is implanted at (l) 200k, 1E13, 7 degrees, (2) 100k, 1E13, 7 degrees, (3) 50k, 1E13, 7 degrees.
  • This first region PHD1 ion implantation can be shared with the N-well region ion implantation for the peripheral circuit P-channel transistor.
  • phosphorous P, energy 325k, concentration 1-5E12 are formed in the region extending over the first photodiode region PHD1 and under the isolation structure STI (2) that surrounds the first photodiode region PHD1.
  • the second photodiode region PHD2 is formed by ion implantation with a tilt angle of about 7 degrees. As shown in the layout diagram of FIG. 28, this second region PHD2 extends to the first photodiode region PHD1, and below the reset transistor RST, select transistor SLCT, and source follower transistor SF. It is formed almost all over the area except where metal wiring is formed.
  • the second photodiode region PHD2 has a structure in which the ion implantation concentration is lowered to about 11E12 so that the second photodiode region PHD2 is completely depleted.
  • the junction capacitance in that region PHD2 can be made zero.
  • the potential level for electrons in the region PHD2 is lower than that in the surrounding P-type region, and the trapped electrons generated by photoelectric conversion in the region PHD2 must be reliably transferred to the first photodiode region PHD1.
  • the anode of the photodiode FD also serves as a floating diffusion region FD. Therefore, by reducing the junction capacitance of the anode as much as possible, the voltage change with respect to the amount of captured charges (electrons) is increased. High charge-voltage conversion efficiency can be achieved.
  • the gate oxide film GOX and the gate are formed in the same manner as in the first embodiment.
  • the depth of the light receiving region of the photodiode is as follows. First, the first region PHD1 does not contribute to photoelectric conversion because the substrate surface force is not depleted to the depth where it is connected to the second region PHD2. On the other hand, in the second region PHD2, the second P-type well region PW2 has a depth of about 0.3 ⁇ m, so the depletion layer of the second region PHD2 that becomes the light receiving region has a depth of about 0.4 m on the shallow side. Extends to about 1.5 ⁇ m on the deep side of the substrate
  • a low concentration source / drain region NLD, a contact high concentration region PDN, and a sidewall oxide film SW, SW-SIO are formed by the same process as FIG.
  • N-type and P-type high-concentration source / drain regions NSD and PSD and a cobalt silicide film CoSi are formed by the same process as FIG. However, the P-type region PSD is not shown in the figure.
  • a contact hole M1C1 is formed in the area PDN where contact ion implantation is performed in the pixel.
  • a contact hole M1C2 other than the contact hole M1C1 is also formed.
  • Figure 26 also shows the contact hole M1C2 to the P-type well region PW1 of the peripheral circuit and the contact hole M1C2 to the second P-type well region PW2 in the pixel.
  • the two types of contact holes are formed separately in order to make the process different where the cobalt silicide layer can be used as an etching stopper.
  • contact via M1C1, first metal wiring MIL, interlayer insulation film HDP-SIO, P-SIO, via Vial, and second metal wiring M2L are formed by the same process as FIG. It is.
  • the first metal wiring MIL should not be formed on the second photodiode region PHD2 as much as possible. This is because the aperture ratio is not lowered. However, it is formed with the minimum area in the minimum necessary area.
  • the polysilicon gate electrode in the pixel is not formed with a silicide film, and incident light is incident on the photodiode regions PHD1 and PHD2.
  • the gate electrode line of the reset transistor RST extending in the horizontal direction and the select transistor With the transistor SLCT gate electrode line, a silicide film is formed to reduce resistance! RU
  • the mask pattern of the second P-type well region PW2 is shown in gray.
  • the second P-type well region PW2 is formed in the gray part and not in the first photodiode region PHD 1 part!
  • the layout diagram of Fig. 30 shows a state in which the first metal wiring MIL is formed.
  • the reset line VRL and the signal line SGL extending in the vertical direction are formed by the first metal wiring MIL so that they do not overlap the photodiode regions PHD1 and PHD2.
  • the first metal wiring PD-SF that connects the photodiode region PD and the gate electrode of the source follower transistor SF is exceptionally formed to overlap the photodiode regions PHD1 and PHD2. However, it is formed in the smallest area to minimize the shielding of incident light.
  • the second metal wiring formed after that is formed so as not to overlap the photodiode region PD.
  • the second photodiode region PHD2 which is embedded in the pixel in the pixel, is shallow. Since it is formed under the P-type well region PW2, it can capture the charge (electrons) photoelectrically converted in the region before the incident light attenuates in the silicon substrate. Can be high.
  • the CMOS image sensor of the present invention can increase the aperture ratio and increase the photosensitivity.

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Abstract

　実質的な開口率を高くし且つ光感度を向上させたＣＭＯＳイメージセンサとその製造方法を提供する。少なくともフォトダイオードとリセットトランジスタとソースフォロワトランジスタとをそれぞれ有するピクセルを複数形成されるピクセル領域１０と，ピクセル領域から読み出される読み出し信号を処理する周辺回路が形成される周辺回路領域１２とを有するイメージセンサであり，周辺回路領域のウエル領域ＰＷ１よりもピクセル領域のウエル領域ＰＷ２のほうが浅く形成されている。そして，ピクセル領域１０の浅いウエル領域ＰＷ２内にリセットトランジスタまたはソースフォロワトランジスタが形成され，それらトランジスタのウエル領域ＰＷ２の下に，フォトダイオード領域ＰＨＤ２が埋め込まれる。かかる構成にすることで，ピクセルのフォトダイオード領域を基板表面から比較的浅い領域に埋め込むことができるので，基板表面からの入射光が減衰するまえに捕獲することができ，光感度を高くすることができる。そして，ピクセルのフォトダイオード領域がピクセルのアクティブ素子の下の比較的浅い位置に埋め込まれるので，実質的な開口率を高くすることができ，光感度が向上する。

Description

明 細 書
フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法 技術分野
[0001] 本発明は，フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法に 関し，特に，フォトダイオード領域をトランジスタ形成領域の下にまで延在させて埋め 込んだイメージセンサ及びその製造方法に関する。
背景技術
[0002] イメージセンサには， CCD (Charge
Coupled Device)と APS (Active Pixel Sensor)とがあり， APSの代表例として CMOS イメージセンサがある。 CCDはビデオカメラなどに利用され， CMOSイメージセンサ は廉価版のデジタルスチルカメラなどに利用される。両者のうち， CMOSイメージセ ンサは， CMOSプロセスにより製造することができるので製造コストが低く，また CCD イメージセンサに比較して消費電力が少なく携帯電話や携帯情報端末などの電池駆 動のデバイスに使用されている。
[0003] CMOSイメージセンサは，光電変換素子としてフォトダイオードを有し，そのフォトダ ィオードに蓄積された電荷の量をソースフォロワトランジスタなどにより読み出すことで ,入射光強度を電気信号として取り出す。既に実用化されている CMOSイメージセ ンサは，フォトダイオードとリセットトランジスタとソースフォロワトランジスタとセレクトトラ ンジスタカもなる 3トランジスタタイプのものである。そして，最近，フォトダイオードとリ セットトランジスタとの間にトランスファーゲートトランジスタを設けた 4トランジスタタイ プの APSが提案されて!、る。
[0004] 3トランジスタ型と 4トランジスタ型 APSについては，たとえば，以下の特許文献 1に 記載されている。
[0005] 4トランジスタ型 APSでは，トランスファーゲートトランジスタとリセットトランジスタとの 接続点に浮遊拡散層からなるフローティング 'ディフュージョン (FD)を設ける。そして ,このフローティング ·ディフュージョンをリセットトランジスタによりリセットレベルにした 後，トランスファーゲートトランジスタを導通させてフォトダイオード領域に蓄積された 電荷をフローティング.ディフュージョンに転送させそのポテンシャルを変化させ，この ポテンシャルの変化をソースフォロワトランジスタを介して信号線に取り出す。フロー ティング 'ディフュージョンにおけるリセット時のポテンシャルとフォトダイオードからの 電荷転送時のポテンシャルとの差を検出することにより，ノイズ除去された信号を取り 出すことができる。
[0006] さらに，フォトダイオードのオーバーフローを防止するためにオーバーフロードレイ ントランジスタを追加した 5トランジスタ型 APSも提案されて!、る。オーバーフロードレ イントランジスタを制御することにより，フォトダイオードによる積分開始時間を制御す ることができ，グローバルシャッター方式の採用が可能になる。
[0007] このように，高性能化するに伴いピクセル内のトランジスタの数が増加し，フォトダイ オード領域のピクセル面積に対する面積比率が低下し，いわゆる開口率の低下を招 く。それを解決するために隣接ピクセル間でトランジスタなどの素子を共通化すること が提案されている。しかし， 4トランジスタ型 APSの場合，隣接ピクセル間で 3個のトラ ンジスタを共有するため，各ピクセルのレイアウトが完全に同一にならず，ピクセル間 で光感度のばらつきが大きくなり，画質の低下を招いてしまう。
[0008] さらに，開口率の低下を防止するために，フォトダイオード領域をピクセル内のトラン ジスタ形成領域の下に埋め込む構成も提案されている。例えば，特許文献 1に記載 されるとおりである。
[0009] 図 1は，特許文献 1に記載された CMOSイメージセンサの断面図である。 P型半導 体基板 51上に形成された P型ェピタキシャル層 52上に，トランスファートランジスタ T Gのゲート電極 55と，リセットトランジスタのゲート電極 58と，ソースフォロワトランジス タのゲート電極 61とが，ゲート酸ィ匕膜 56, 63, 61を介して形成され，それらゲート電 極の両側にソース'ドレイン領域 57, 59, 60, 62が設けられている。そして，ェピタキ シャル層 52の表面力も深さ方向に高濃度 N型のフォトダイオード領域 53が形成され ,そのフォトダイオード領域 53は，トランスファーゲートトランジスタ，リセットトランジス タ，ソースフォロワトランジスタの下にも延在して埋め込まれている。また，フォトダイォ ード領域 53は，ェピタキシャル層 52の表面に形成された高濃度の P+領域により， 表面の絶縁膜 54から離間されて埋め込まれており，この絶縁膜 54からのリーク電流 による暗電流を抑制することができる。
[0010] このように，特許文献 1に記載された CMOSイメージセンサは，フォトダイオード領 域をピクセル内のトランジスタ形成領域の下に重ねて埋め込むことで，開口率の低下 を防止し，光感度を向上させている。
特許文献 1 :特開 2002— 16243号公報（2002年 1月 18日公開）
発明の開示
発明が解決しょうとする課題
[0011] し力しながら，特許文献 1に記載された CMOSイメージセンサは，ピクセル内のトラ ンジスタ形成領域の全領域の下に N型のフォトダイオード領域 53を埋め込んでいる。 この埋設されたフォトダイオード領域 53は，ェピタキシャル層 52の深 、領域に延在 するので，表面から入射する光が深い領域に埋設されたフォトダイオード領域 53〖こ 達する前に減衰し，埋設領域 53は感度向上に十分寄与することができない。
[0012] さらに，トランスファーゲートトランジスタ TGやフローティング 'ディフュージョン 57の 直下に N型のフォトダイオード領域 53が形成されているので，トランスファーゲートトラ ンジスタ TGの閾値電圧 Vthを低く抑えることの障害になると共に，フローティング 'デ ィフュージョン 57の接合容量を増加させてしまう。つまり，埋め込まれた N型フォトダイ オード領域 53を表面の N型のソース'ドレイン領域と電気的に分離するために，両者 の間の P型ェピタキシャル層 52の不純物濃度を高くする必要がある。この高濃度の P 型ェピタキシャル層により，トランスファーゲートトランジスタのチャネル領域の濃度が 高くなり，閾値電圧が高くなる。トランスファーゲートトランジスタの閾値電圧が高くなる と，フォトダイオード領域 53からフローティング 'ディフュージョン 57への電荷転送効 率が低下し，感度低下を招くおそれがある。また， N型フローティング 'ディフュージョ ン 57が形成される P型ェピタキシャル層 52の濃度が高!、ため，フローティング ·ディフ ユージョン 57の接合容量が高くなる。接合容量が高くなると，フォトダイオード領域 53 からの転送電荷に対応するフローティング 'ディフュージョン領域の電圧変化の割合 力 、さくなり，感度低下を招く。
[0013] そこで，本発明の目的は，実質的な開口率を高くし且つ光感度を向上させた CMO Sイメージセンサとその製造方法を提供することにある。 課題を解決するための手段
[0014] 上記の目的を達成するために，本発明の第 1の側面によれば，少なくともフォトダイ オードとリセットトランジスタとソースフォロワトランジスタとをそれぞれ有するピクセルを 複数形成されるピクセル領域と，ピクセル領域から読み出される読み出し信号を処理 する周辺回路が形成される周辺回路領域とを有するイメージセンサであり，周辺回路 領域のゥエル領域よりもピクセル領域のゥエル領域のほうが浅く形成されて ヽる。そし て，ピクセル領域の浅いゥエル領域内にリセットトランジスタまたはソースフォロワトラン ジスタが形成され，それらトランジスタのゥエル領域の下に，フォトダイオード領域が 埋め込まれる。力かる構成にすることで，ピクセルのフォトダイオード領域を基板表面 から比較的浅 、領域に埋め込むことができるので，基板表面からの入射光が減衰す るまえに捕獲することができ，光感度を高くすることができる。そして，ピクセルのフォト ダイオード領域がピクセルのアクティブ素子の下の比較的浅い位置に埋め込まれる ので，実質的な開口率を高くすることができ，光感度が向上する。
[0015] 上記第 1の側面において，好ましい実施例では，周辺回路領域に形成される第 1の 素子分離構造よりもピクセル領域に形成される第 2の素子分離構造のほうが浅く，埋 め込まれたフォトダイオード領域は，前記第 2の素子分離構造の下に形成される。
[0016] 上記の目的を達成するために，本発明の第 2の側面によれば，上記のイメージセン サの製造方法において，周辺回路領域に第 1の深さを有する第 1のゥエル領域を形 成する工程と，ピクセル領域に第 1の深さよりも浅い第 2のゥエル領域を形成するェ 程と，ピクセル領域の第 2のゥエル領域の下にフォトダイオード領域を形成する工程と ,フォトダイオード領域上の第 2のゥエル領域内にリセットトランジスタまたはソースフォ ロワトランジスタを形成する工程とを有する。この製造方法により，ピクセルのフォトダ ィオード領域をピクセルのアクティブ素子の下に埋め込めるとともに，同領域を基板 表面力も比較的浅い領域に埋め込むことができる。よって，上記と同様に，実質的な 開口率を高め光感度を高くすることができる。
[0017] 上記の目的を達成するために，本発明の第 3の側面によれば，各ピクセルは，フォ トダイオードとリセットトランジスタとの間に電荷転送用のトランスファーゲートトランジス タを有し，リセットトランジスタとトランスファーゲートトランジスタとの接続ノードであるフ ローテイング'ディフュージョン領域がソースフォロワトランジスタのゲートに接続されて いる。そして，上記第 1の側面の構成に加えて，フォトダイオード領域は，フローテイン グ 'ディフュージョン領域とトランスファーゲートトランジスタ領域の少なくとも一部領域 の下には形成されていない。この構成にすることで，埋め込みフォトダイオード領域を 浅くしたことに伴って，フローティング 'ディフュージョン領域と埋め込んだフォトダイォ ード領域との分離のために，フローティング 'ディフュージョン領域とトランスファーゲ ートトランジスタのソース ·ドレイン領域が形成されるゥエル領域の不純物濃度を高く する必要性がなくなる。その結果，フローティング 'ディフュージョン領域の接合容量 が高くなるのを防止することができる。また，トランスファーゲートトランジスタのチヤネ ル領域の不純物濃度が高くなるのを防止し，そのトランジスタ閾値電圧が高くなるの を防止することができる。
[0018] 上記の目的を達成するために，本発明の第 4の側面によれば，少なくともフォトダイ オードと，リセットトランジスタと，ソースフォロワトランジスタとを有するピクセルを複数 有するピクセル領域と，前記ピクセル力 読み出した信号を処理する周辺回路が形 成される周辺回路領域とを有する CMOSイメージセンサであって，
前記周辺回路領域では，基板表面の第 1導電型の第 1のゥエル領域内に，前記周 辺回路を構成するトランジスタの第 2導電型のソース'ドレイン領域が形成され， 前記ピクセル領域では，第 1のゥエル領域より浅い第 1導電型の第 2のゥエル領域 内に前記リセットトランジスタ及びソースフォロワトランジスタの第 2導電型のソース'ド レイン領域が形成され，更に，前記基板表面近傍から深さ方向に延びる第 1導電型 の第 1のフォトダイオード領域と，当該第 1のフォトダイオード領域力も前記リセットトラ ンジスタまたはソースフォロワトランジスタのソース ·ドレイン領域が形成される前記第 2 のゥエル領域の下側に延在して埋め込まれる第 2のフォトダイオード領域とが形成さ れることを特徴とする。
[0019] 上記第 4の側面においてより好ましい実施例では，前記周辺回路領域では，前記 周辺回路トランジスタを分離する第 1の分離構造が形成され，
前記ピクセル領域では，前記第 1の分離構造より浅く，前記リセットトランジスタ及び ソースフォロワトランジスタを分離する第 2の分離構造が形成され，前記第 2のフォトダ ィオード領域は，当該第 2の分離構造の下に形成されることを特徴とする。
[0020] 上記第 4の側面においてより好ましい実施例では，各ピクセルは，前記フォトダイォ ードに接続されたトランスファーゲートトランジスタを有し，当該トランスファーゲートト ランジスタと前記リセットトランジスタとがフローティング 'ディフュージョン領域を介して 接続され， 当該フローティング 'ディフュージョン領域が前記ソースフォロワトランジス タのゲートに接続され，前記第 1のフォトダイオード領域上の基板表面に第 1導電型 のシールド領域が形成され，
前記トランスファーゲートトランジスタまたはフローティング 'ディフュージョン領域の 少なくとも一部は，前記第 2のゥエル領域よりも低濃度の第 3のゥエル領域内に設け られ，前記フローティング 'ディフュージョン領域の下側に，前記第 2のフォトダイォー ド領域が形成されて ヽな ヽ領域を有することを特徴とする。
発明の効果
[0021] 本発明によれば，ピクセル内のアクティブ素子の下の浅い領域にフォトダイオード 領域を埋め込むことができるので，実質開口率を高くし光感度を高くした CMOSィメ ージセンサを提供することができる。
図面の簡単な説明
[0022] [図 1]特許文献 1に記載された CMOSイメージセンサの断面図である。
[図 2]シリコン基板中における光透過率を示すグラフ図である。
[図 3]4トランジスタ型 APSの回路図である。
[図 4]4トランジスタ型 APSの動作波形図である。
[図 5]共有 4トランジスタ型の APSの回路図である
[図 6]疑似 4トランジスタ型 APSの回路図である。
[図 7]疑似 4トランジスタ型 APSの動作波形図である。
[図 8]3トランジスタ型 APSの回路図である。
[図 9]第 1の実施の形態におけるイメージセンサの全体構成を示す断面図である。
[図 10]第 1の実施の形態における製造工程を示す断面図である。
[図 11]第 1の実施の形態における製造工程を示す断面図である。
[図 12]第 1の実施の形態における製造工程を示す断面図である。 [図 13]第 1の実施の形態における製造工程を示す断面図である。
[図 14]第 1の実施の形態における製造工程を示す断面図である。
[図 15]第 1の実施の形態における製造工程を示す断面図である。
[図 16]第 1の実施の形態における製造工程を示す断面図である。
[図 17]第 1の実施の形態における製造工程を示す断面図である。
[図 18]第 1の実施の形態におけるピクセルのレイアウト図である。
[図 19]第 1の実施の形態におけるピクセルのレイアウト図である。
[図 20]第 1の実施の形態におけるピクセルのレイアウト図である。
[図 21]第 1の実施の形態におけるピクセルのレイアウト図である。
[図 22]第 2の実施の形態における製造工程を示す断面図である。
[図 23]第 2の実施の形態における製造工程を示す断面図である。
[図 24]第 2の実施の形態における製造工程を示す断面図である。
[図 25]第 2の実施の形態における製造工程を示す断面図である。
[図 26]第 2の実施の形態における製造工程を示す断面図である。
[図 27]第 2の実施の形態における製造工程を示す断面図である。
[図 28]第 2の実施の形態におけるピクセルのレイアウト図である。
[図 29]第 2の実施の形態におけるピクセルのレイアウト図である。
[図 30]第 2の実施の形態におけるピクセルのレイアウト図である。
符号の説明
[0023] P— Sub:基板 10 :ピクセル領域 12 :周辺回路領域
PW1：第 1の P型ゥエル領域 PW2：第 2の P型ゥエル領域
PHD2：フォトダイオード領域
発明を実施するための最良の形態
[0024] 以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の 技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事 項とその均等物まで及ぶものである。
[0025] 図 2は，シリコン基板中における光透過率を示すグラフ図である。横軸に基板深さ（
^ m) ,縦軸に光透過率 (A. U)が示される。赤 (R)緑 (G)青 (B)の三原色のうち最も 波長が短い青 Bは，基板の浅い領域で多くの光子が光電変換されて大きく減衰し， 光透過率は深くなるにしたがい大きく低下する。また，それより波長が長い緑 Gや赤 R も，基板の浅い領域で光電変換され，光透過率は深くなるにしたがい低下する。図 2 のグラフからは必ずしも明確ではないが，赤 Rや緑 Gも，青 Bと同様に基板深くなるに したが 、透過率が指数関数的に減衰しており，基板の深 ヽ領域では赤 Rや緑 Gの光 の量も減衰し光電変換効率が低くなる。つまり，入射光は，基板内の浅い領域で急 速に減衰する。
[0026] このシリコン基板中の光透過率力 理解されるとおり， CMOSイメージセンサでは， 基板表面から入射する光は，できるだけ基板表面に近 、浅 ヽ領域で光電変換され た電荷を捕獲することが，光感度を上げるためには重要である。したがって，基板内 にフォトダイオード領域を埋め込む構造にする場合は，できるだけ浅 ヽ領域にフォト ダイオード領域を形成することが望まれる。
[0027] 本実施の形態における CMOSイメージセンサの構成と製造方法を説明するまえに , CMOSイメージセンサの 4トランジスタ型，共用 4トランジスタ型，疑似 4トランジスタ 型， 3トランジスタ型について説明する。
[0028] 図 3は， 4トランジスタ型 APSの回路図である。図 3には， 2行， 1列に配列された 2 つのピクセル PX1, PX2が示される。ピクセル PX1, PX2は，フォトダイオード PD1, PD2と， 4個のトランジスタで構成される。 4個のトランジスタは，リセット電圧 VRに接 続されるリセットトランジスタ RSTと，同じくリセット電圧 VRに接続されるソースフォロワ トランジスタ SFと，ソースフォロワトランジスタ SFと信号線 SGLとの間のセレクトトラン ジスタ SLCTと，リセットトランジスタ RSTとフォトダイオード PDとの間に設けられるトラ ンスファーゲートトランジスタ TGである。そして，トランスファーゲートトランジスタ TGは フォトダイオード PDの力ソード側に接続される。また，リセットトランジスタ RSTとトラン スファーゲートトランジスタ TGとの接続ノードは，フローティング 'ディフュージョン FD 1, FD2であり，ソースフォロワトランジスタ SFのゲートに接続される。
[0029] 図 4は， 4トランジスタ型 APSの動作波形図である。仮にピクセル PX1が選択される 場合について説明する。まず，選択線 SLCT1 (図 4中 Select)を Hレベルに駆動して セレクトトランジスタ SLCTを導通させた状態で，リセット線 RST1を Hレベルに駆動し てリセットトランジスタ RSTを導通させ，フローティング 'ディフュージョン FD1をリセット 電圧レベル VRにリセットする。このリセットレベルがノイズ信号としてソースフォロワトラ ンジスタ SFとセレクトトランジスタ SLCTを介して信号線 SGL (図 4中 Signal)に出力さ れる。その後，トランスファーゲートトランジスタ TGが導通すると，フォトダイオード FD の力ソードに蓄積された電子力もなる電荷がフローティング 'ディフュージョン FD1に 転送され，フローティング 'ディフュージョン FDの電圧が低下する。この電圧低下 Δν は，転送された電荷量 Qをフローティング 'ディフュージョン FDの寄生容量 Cで除した ものになる。この低下したフローティング 'ディフュージョン FDのレベルが，検出信号 として信号線 SGLに出力される。図示しない出力回路は，前述のノイズ信号と検出 信号とのレベル差 Δνを検出し，ピクセルの光強度信号として出力する。
[0030] このように，検出される光強度信号 Δνを大きくするためには，フォトダイオードに入 射する光の量を増やして光電変換効率を高め，フローティング 'ディフュージョン FD の寄生容量 Cを小さくすることが必要である。
[0031] 図 5は，共有 4トランジスタ型の APSの回路図である。図 3に示した 4トランジスタ型 APSでは，各ピクセルに 4個のトランジスタが設けられる。そのため，ピクセル面積当 たりのフォトダイオードが形成される面積の比率である開口率が低下する。それを解 決するために，図 5のセンサーでは，隣接するピクセルで，リセットトランジスタ RSTと
AREDにこれら 3つのトランジスタを形成すれば， 2つのピクセルにっき 5個のトランジ スタを設ければ良く， 1ピクセル当たり 2. 5個のトランジスタとなり，上記の開口率の低 下を抑えることができる。
[0032] この共有 4トランジスタ型 APSの動作は，図 4と同様であり，セレクトトランジスタ SLC Τを導通させた状態で，リセットトランジスタ RSTによりフローティング 'ディフュージョ ン FD1, FD2をリセットし，その状態でノイズ信号を読み出し，その後トランスファーゲ ート信号 TG1によりフォトダイオード FD1側のトランスファーゲートトランジスタ TGを 導通させて検出信号を読み出す。更に，もう一つのピクセルの信号を読み出すため に，上記と同じ動作を繰り返す。つまり，各ピクセルの信号の読み出しにおいて，共 有化された 3つのトランジスタがそれぞれ利用される。 [0033] 図 6は，疑似 4トランジスタ型 APSの回路図である。疑似 4トランジスタ型 APSのピク セル PX1, PX2は，フォトダイオード PDと 3個のトランジスタ RST, TG, SFとで構成 され，図 3に示した 4トランジスタ型のセレクトトランジスタ SLCTが設けられていない。 つまり，ソースフォロワトランジスタ SFのソース端子が信号線 SGLに直接接続されて いる。その代わりに，リセット電圧 VRとリセットトランジスタ RSTの制御を工夫して，実 質的にセレクトトランジスタと同じ行選択機能を実現している。
[0034] 図 7は，疑似 4トランジスタ型 APSの動作波形図である。まず，行選択動作としてリ セット電圧 VRを Lレベルにした状態で，全リセット線を Hレベルに駆動して全ピクセル のリセットトランジスタ RSTを導通させ，全ピクセルのフローティング ·ディフュージョン FDを Lレベルにする。この後，リセット電圧 VRを Hレベルに戻して選択行のリセット線 を Hレベルに駆動し，選択行に属するピクセルのリセットトランジスタ RSTを導通させ てフローティング.ディフュージョン FD (1)のみをリセットレベルにする。この状態がノ ィズ信号として信号線 SGLカゝら読み出される。このとき，非選択行のフローティング' ディフュージョン FD (2)は Lレベルであり，そこのソースフォロワトランジスタ SF (2)は 信号線 SGLに何らの影響も与えない。その後，選択行のトランスファーゲート線を H レベルに駆動してトランスファーゲートトランジスタ TG (1)を導通させ，フォトダイォー ド FD (1)の電荷をフローティング 'ディフュージョン FD (1)に転送し，検出信号を信 号線 SGL力も読み出す。このときも，非選択行のソースフォロワトランジスタ SF (2)は 信号線 SLGに何らの影響も与えな 、。
[0035] このように，擬似 4トランジスタ型 APSでは，セレクトトランジスタが設けられていなく ても，リセット電圧 VRとリセットトランジスタのスタンバイ動作により非選択行力もの信 号線 SGLへの影響をなくすことができ，実質的に行選択が可能になる。
[0036] 図 8は， 3トランジスタ型 APSの回路図である。このピクセル PX1, PX2は，フォトダ ィオード PDと，リセットトランジスタ RST,セレクトトランジスタ SLCT,ソースフォロワト ランジスタ SFとで構成される。フローティング ·ディフュージョン FDはフォトダイオード PDの力ソード電極である。但し，セレクトトランジスタ SLCTとソースフォロワトランジス タ SFとは逆の接続でもよい。
[0037] この 3トランジスタ型 APSでは，最初にリセットトランジスタ RSTが導通しフローテイン グ 'ディフュージョン FDをリセットレベルにし，その後の積分期間中の受光によってフ オトダイオード PDの力ソードに発生する電子により，フローティング 'ディフュージョン FDのレベルが低下し，その低下する信号を検出信号として信号線 SGLから読み出 す。
[0038] [第 1の実施の形態]
以下，第 1の実施の形態における CMOSイメージセンサの構造と製造方法につい て説明する。図 9は，本実施の形態におけるイメージセンサの全体構成を示す断面 図である。このイメージセンサは， P型シリコン基板 P-Subの中央部に複数のピクセル を有するピクセル領域 10が設けられ，その周囲にピクセル力も読み出した信号の処 理を行う出力回路やリセット線やトランスファーゲート線を駆動する駆動回路などを含 む周辺回路領域 12が設けられる。そして，周辺回路領域 12には，第 1の P型ゥエル 領域 PW1内に周辺回路を構成するトランジスタのソース ·ドレイン領域が形成される。 一方，ピクセル領域 10には，第 1の P型ゥエル領域 PW1よりも浅い第 2の P型ゥエル 領域 PW2が形成され，その中にピクセル内のトランジスタのソース'ドレイン領域が形 成される。そして，ピクセル領域 10では，第 2の P型ゥエル領域 PW2の下に N型のフ オトダイオード領域 PHD2が埋め込まれる。
[0039] ピクセル領域 10の P型ゥエル領域 PW2を周辺回路領域 12の P型ゥエル領域 PW1 よりも浅く形成することで，その下に埋め込まれるフォトダイオード領域 PHD2を浅い 領域に形成することができ，入射光が減衰しない浅い領域で生成される電子を，埋 め込みフォトダイオード領域 PHD2で捕獲することができる。
[0040] また，図示しないが，ピクセル領域 10内の素子分離構造は，周辺回路領域 12の素 子分離構造より浅く形成される。ピクセル領域 10内には，主に Nチャネルトランジスタ が形成されるのに対して，周辺回路領域 12内には， CMOS回路を構成する Pチヤネ ルと Nチャネルトランジスタが形成される。したがって，周辺回路領域では CMOS構 成のためにある程度の深さを有する素子分離構造が必要であるが，ピクセル領域で は素子分離構造をそれほど深くする必要がない。そこで，ピクセル領域の素子分離 構造を浅く形成することができ，それに伴い，その下の浅い領域に N型フォトダイォ ード領域を形成することができる。 [0041] 図 10—図 17は，第 1の実施の形態における製造方法の各プロセス（1)一（8)を示 す断面図である。また，図 18— 21は，同ピクセルレイアウト図である。まず，図 15の 断面図と，図 18のピクセルレイアウト図を参照して，第 1の実施の形態における CMO Sイメージセンサの構成を説明する。本実施の形態では，ピクセルは図 6で説明した 疑似 4トランジスタ型 APSであり，その構成要素は，フォトダイオード PDと，トランスフ ァーゲートトランジスタ TGと，フローティング 'ディフュージョン FDと，リセットトランジス タ RSTと，ソースフォロワトランジスタ SFである。また，リセットトランジスタ RSTとソース フォロワトランジスタ SFはリセット電圧 VRに接続され，ソースフォロワトランジスタ SFは 信号線 SGLに接続される。
[0042] 図 15には，他のプロセス断面図と同様に，ピクセルの断面構造と周辺回路の断面 構造とが分離して示されている。そして，図 15のピクセルの断面は，図 18のレイァゥ ト図に破線で示された A— B, C— D— Eの断面に対応する。この図 18のレイアウト図に は， STI (Shallow Trench Isolation)からなる分離溝（素子分離構造)で分離された活 性領域と， 3つのトランジスタ TG, RST, SFのゲート電極を構成するゲートポリシリコ ンと，活性領域とゲート電極に形成されるコンタクトビアとが示されている。活性領域， ゲートポリシリコン，コンタクトビアのパターンが，図中右下に示されている。そして，図 18のレイアウト図には，ピクセル領域 Pixel内において， 3つのトランジスタのゲート電 極位置に TG, RST, SFの符号が与えられ，更に活性領域にフローティング 'ディフ ユージョン FDとリセット電圧 VRとが示されて!/、る。
[0043] また，図 15の断面図において，周辺回路の断面構造には Nチャネルトランジスタの 構成が示され，第 1の P型ゥエル領域 PW1を構成する深 ヽ P型不純物注入領域 PW 1 1と浅い P型不純物注入領域 PW1— 2とが， P型シリコン基板 P-Sub内に形成され る。したがって，周辺回路領域の第 1の P型ゥエル領域 PW1は，深さ DPIに形成され る。また，周辺回路の断面構造では，トランジスタを分離する分離溝 STI(l)が比較的 深く形成されている。このように，周辺回路領域では，深い P型ゥエル領域 PW1を形 成することで，そこに形成される N型トランジスタを高速動作可能な構造にすることが できる。つまり，深い P型ゥエル領域 PW1を形成することで，その P型ゥエル領域 PW 1の基板表面部の不純物濃度を下げることができ， トランジスタのソース'ドレイン領域 の接合容量を小さくすることができる。それによりトランジスタを高速ィ匕することができ る。
[0044] さらに， CMOS構造に特有の寄生 PNPN構造において，第 1の P型ゥエル領域 P W1を深い領域で不純物濃度を高くすることで，ゥエル領域に流れる基板電流による 電圧上昇を抑制し，寄生 PNPN構造のラッチアップを抑制することができる。なお， 寄生 PNPN構造は，たとえば，図示しない Pチャネルトランジスタの Nゥエル領域内 の P型ソース'ドレイン領域と， Nゥエル領域と，図 15の Pゥェル領域と，その中の N型 ソース ·ドレイン領域とで構成される。
[0045] 以上のように，周辺回路領域においては，第 1のゥエル領域 PW1を浅く形成するこ とは好ましくなく，最適値にすることが望まれる。
[0046] 一方，ピクセルの断面構造には，第 1の P型ゥエル領域 PW1よりも浅い深さ DP2の 第 2の P型ゥエル領域 PW2が形成され，その第 2の P型ゥエル領域 PW2内に，トラン スファーゲートトランジスタ TG,リセットトランジスタ RST,ソースフォロワトランジスタ S Fのソース'ドレイン領域が形成される。これらのトランジスタはいずれも Nチャネルトラ ンジスタである。また，浅い P型ゥエル領域 PW2に伴ってそれらのトランジスタを分離 する分離溝 STI(2)も周辺回路領域の分離溝 STI(l)よりも浅く形成される。
[0047] そして，ピクセル領域には，フォトダイオード領域 PDを構成する第 1の N型不純物 注入領域 PHD1とそれより深 、第 2の N型不純物注入領域 PHD2とが形成されて ヽ る。第 1のフォトダイオード領域 PHD1は，トランスファーゲートトランジスタ TGのゲー ト近傍に形成され，第 2のフォトダイオード領域 PHD2は，第 1のフォトダイオード領域 PHD1の下の領域と，第 2の P型ゥエル領域 PW2の下の領域にも形成されている。 つまり，第 2のフォトダイオード領域 PHD2は，ピクセル内のリセットトランジスタ RST やソースフォロワトランジスタ SFの下に延在して埋設される。これにより，フォトダイォ ード領域の面積を平面視で大きくすることができ，開口率の改善をもたらす。
[0048] また，トランスファーゲートトランジスタ TGとフローティング 'ディフュージョン FDとは ,第 2の P型ゥエル領域 PW2より更に浅い第 3の P型ゥエル領域 PW3内に形成され る。更に，第 2のフォトダイオード領域 PHD2は，フローティング 'ディフュージョン領域 FDとトランスファーゲートトランジスタ TGのゲート領域の下には形成されていない。こ の理由は次の通りである。領域 FDやゲート TGの下にも浅い第 2のフォトダイオード 領域 PHD2を形成すると， N型領域 FDと N型の第 2のフォトダイオード領域 PHD2と を電気的に分離する必要があり，そのためには P型ゥエル領域 PW3の不純物濃度を 高くすることが必要になる。ところが， P型ゥエル領域 PW3の不純物濃度を高く形成 すると，フローティング 'ディフュージョン領域 FDの接合容量が高くなり，更に，トラン スファーゲートトランジスタ TGの閾値電圧が高くなる。フローティング 'ディフュージョ ン領域 FDの接合容量の増大は，フォトダイオードから転送される電荷量に対する領 域 FDの電圧変化量を少なくし，光感度の低下を招く。また，トランスファーゲートトラ ンジスタ TGの閾値電圧の増大は，フォトダイオードからの電荷転送効率を下げること になり，好ましくない。
[0049] そこで，フローティング 'ディフュージョン領域 FDとトランスファーゲートトランジスタ T Gのゲート電極の下には，できるだけ第 2のフォトダイオード領域 PHD2を形成しな ヽ ようにすることが好ましい。ただし，レイアウトの都合上または十分な開口率を確保す るために，これらの領域の下にはまったく第 2のフォトダイオード領域 PHD2を形成し な 、ようにするのではなく，これらの領域の下の少なくとも一部分にぉ 、て形成しな 、 ようにしてもよい。
[0050] 上記のように，フローティング 'ディフュージョン領域 FDやトランスファーゲートトラン ジスタ TGの電極の下に第 2のフォトダイオード領域 PHD2を形成しな!、ようにしたこ とに伴い，第 2の P型ゥエル領域 PW2に代えて，それより浅く且つ不純物濃度が低い 第 3の P型ゥエル領域 PW3が形成され，そのゥエル領域 PW3内に領域 FDが形成さ れゥエル領域 PW3上にゲート電極 TGが形成されている。
[0051] 図 18のレイアウト図を参照しながら図 15の断面図の各領域を説明する。断面図 A- Bにおいて，部分 Aは分離溝 STI(2)が形成され，その横には N型の第 1のフォトダイォ ード領域 PHD1が形成されている。また，この第 1のフォトダイオード領域 PHD1の上 の基板表面には，当該領域 PHD1を基板表面の絶縁膜から分離するために高濃度 の P型シールド領域 P+shieldが形成されている。そして，第 1のフォトダイオード領域 P HD1の下には N型の第 2のフォトダイオード領域 PHD2が形成されている。第 2のフ オトダイオード領域 PHD2は，図 18中では破線で囲まれた逆 L字型矩形領域である 。断面 A— Bに沿って，トランスファーゲートトランジスタ TGのゲート電極が形成されて いる。そのゲート電極の横には N型の低濃度ドレイン領域 NLDが形成され，この領 域 NLDがフローティング 'ディフュージョン領域 FDとなる。
[0052] 次に，断面 C Dにおいて，順に，分離溝 STI(2)と，高濃度の N型コンタクト領域 FD Nと，リセットトランジスタ RSTのゲート電極と，リセット電圧 VRが接続される高濃度の N型コンタクト領域 FDNとが形成されている。そして，断面 D-Eにおいて，順に，ソー スフォロワトランジスタ SFのゲート電極と，信号線 SGLがコンタクトされる高濃度の N 型コンタクト領域 FDNと，分離溝 STI(2)とが形成されて 、る。
[0053] そして，第 2のフォトダイオード領域 PHD2は，第 1のフォトダイオード領域 PHD1の め込まれている。また，トランスファーゲートトランジスタのゲート TGの一部とフローテ イング'ディフュージョン領域 FDの一部の下にも埋め込まれる。但し，図 15と 18に示 されるように，トランスファーゲートトランジスタ TGのゲート電極の下では，第 2の領域 PHD2は，第 1のフォトダイオード領域 PHD1よりフローティング 'ディフュージョン FD 側には設けられておらず，実質的なゲート領域が確保されている。よって，トランスフ ァーゲートトランジスタ TGのオン'オフ動作が保証される程度において，そのゲート電 極の下には第 2の領域 PHD2は形成されていない。また，第 2のフォトダイオード領 域 PHD2は，フローティング 'ディフュージョン領域 FDの一部領域の下には設けられ ていない。
[0054] 次に，図 10—図 17の断面図と図 18—図 21のレイアウト図とにしたがって，第 1の 実施の形態のイメージセンサの製造プロセスを説明する。
[0055] 図 10のプロセス（1)では， P型シリコン基板 P— Subの表面に素子分離 STI(l),
STI(2)を，周辺回路領域とピクセル領域にそれぞれ形成する。具体的には，周辺回 路部ではシリコン基板に約 400nmのエッチングを行い、更に，ピクセル領域ではシリコ ン基板に約 200nmのエッチングを行 、、高密度プラズマ CVD法によりシリコン酸ィ匕膜 を形成し，化学的且つ機械的研磨を行って，シリコン酸ィ匕膜をエッチング溝内に埋め 込み，素子分離構造 STI(1),STI(2)を形成する。ここで，ピクセル領域に周辺回路部よ りも浅い素子分離構造 STI(2)を形成するのは、後の工程でピクセルの読出しトランジ スタ下部に形成される第 2のフォトダイオード領域 PHD2の深さをできるだけ浅くして ,光感度を上げるためである。
[0056] 次に，周辺回路部に第 1の P型ゥエル領域のイオン注入を行う。まず，深く P型ゥェ ル領域 PW1-1を，ボロン B,エネルギー 300k,濃度 3E13,チルト角 0度のイオン注入で 形成する。周辺回路の Nチャネルトランジスタが形成される P型ゥエル領域 PW1は， 基板の低抵抗ィ匕のために，不純物濃度は 3E13程度の高濃度が必要である。更に， 周辺回路部に浅い P型ゥエル領域 PW1-2を，ボロン B,エネルギー 30k,濃度約一 5E12,チルト角 7度のイオン注入で形成する。このイオン注入は，周辺回路の Nチヤ ネルトランジスタの閾値電圧 Vtをコントロールするために行われる。
[0057] 一方，周辺回路の N型ゥエル領域（図示せず）を形成するために，リン P,エネルギ 一 600k,濃度 3E13,チルト角 0度のイオン注入と，ヒ素 As,エネルギー 160k,濃度 2— 3E13,チルト角 7度のイオン注入を行う。
[0058] 図 11のプロセス（2)では，ピクセル部の第 2の P型ゥエル領域 PW2が形成される。
この第 2の P型ゥエル領域 PW2は，ボロン B,エネルギー 80k,濃度一 3E13,チルト角 7度のイオン注入により形成される。そして，ピクセル部においてトランスファーゲートト ランジスタ TGのゲート電極及びフローティング 'ディフュージョン領域 FDの下には第 2の P型ゥエル領域 PW2のイオン注入は行わない。さらに，このイオン注入を，周辺回 路部の第 1の P型ゥエル領域 PW1-1の注入よりも低いエネルギーにして，第 2の P型 ゥエル領域 PW2を第 1の P型ゥエル領域よりも浅く形成している。これにより，後に形 成する第 2のフォトダイオード領域 PHD2を浅く形成することができる。
[0059] また、この第 2の P型ゥエル領域 PW2のイオン注入は、ピクセル内の読出しトランジ スタの閾値電圧 Vtのコントロールも兼ねる。
[0060] さらに，ピクセル内のフォトダイオード PD,トランスファーゲートトランジスタ TG、及び フローティング.ディフュージョン領域 FDに専用の第 3の P型ゥエル領域 PW3を，ボロ ン B,エネルギー 30k,濃度 2E12,チルト角 7度のイオン注入で形成する。この第 3の P 型ゥエル領域 PW3は，先の第 1のゥエル領域 PW1内の周辺回路 Nチャネルトランジス タの閾値コントロール濃度よりも 1Z2以下の濃度でボロン Bを注入して、トランスファ 一ゲートトランジスタ TGの閾値電圧 Vtをより低く形成する。トランスファーゲートトラン ジスタ TGの閾値電圧 Vtを低くすることにより、フォトダイオード PD力もフローティング' ディフュージョン領域 FDへの電荷転送効率を高くすることができる。同時に、第 3の P 型ゥエル領域 PW3を基板濃度よりは高い濃度にすることで、トランスファーゲートトラ ンジスタ TGのチャネル部の電子に対するポテンシャルを高くして、フォトダイオード PDの飽和電荷量を多くする。また，第 2の P型ゥエル領域 PW2よりも第 3の P型ゥエル 領域 PW3のほうが不純物濃度は低く，それによりトランスファーゲートトランジスタの 閾値電圧を低くコントロールして 、る。
[0061] 図 12のプロセス（3)では，ピクセル領域に第 1のフォトダイオード領域 PHD1を形成 するイオン注入を行う。このイオン注入は，リン P,エネルギー 207k,濃度 1一 2E12,チ ルト角 7度のイオン注入と，リン P,エネルギー 135k,濃度 1一 2E12,チルト角 7度のィ オン注入とからなる。このイオン注入により，先に形成した第 3の P型ゥエル領域 PW3 を打ち消して，フォトダイオード PDを構成する浅い領域の第 1の N型拡散領域 PHD1 を形成する。
[0062] 続いて，第 1のフォトダイオード領域 PHD1と重なり、その領域 PHD1を囲む分離構造 STI(2)の下まで広がった開口部をもつレジスタマスクを用いて、リン P,エネノレギー 325k,濃度 1一 5E12,チルト角 7度程度のイオン注入により、第 2の N型拡散領域 PHD2(Deep
Photo Diode)を形成する。これが第 2のフォトダイオード領域 PHD2となる。このイオン 注入の領域は，図 20のレイアウト図に破線 PD(PHD2)で示されるとおりである。ピクセ ル領域では，分離構造 STI(2)が浅く形成され，更に第 2の P型ゥエル領域 PW2も浅く 形成されて 、るので，第 2のフォトダイオード領域 PHD2の深さを比較的浅くすることが できる。
[0063] 図 13のプロセス (4)では， 800°C程度の熱酸ィ匕により基板表面にゲート酸ィ匕膜 GO Xを約 8nm形成し、その上に CVD法でポリシリコン膜 GPOLYを 180nm程度生成する 。そして，周辺回路の Nチャネルトランジスタ部分のポリシリコン膜とピクセルのポリシリ コン膜とにリン P,エネルギー 20k,濃度 4E15,チルト角 7度のイオン注入を行い， 800 °C, 60分程度のァニールを行って、ポリシリコン膜を N型にドープする。そして，ポリシ リコン膜 GPOLYをパターユングしてゲート電極とする。その後，周辺回路の Nチヤネ ルトランジスタ部分とピクセルにおいて，ゲート電極をマスクにして，リン P,エネルギ 一 20k,濃度 4E13,チルト角 0度のイオン注入（LDD : Light
Doped Drain注入）を行い，ソース'ドレイン領域 NLDを形成する。
[0064] 次に，ピクセル内の第 1のフォトダイオード領域 PHD1が形成されている基板表面 にボロン B,エネルギー 10k,濃度一 1E13,チルト角 7度のイオン注入を行って、シー ルド拡散層 P+shieldを形成し、フォトダイオード PDの N型拡散層 PHD1を埋め込み構 造にする。つまり，第 1のフォトダイオード領域 PHD1は，基板表面の酸ィ匕膜などから 離間した構成となり，その酸ィ匕膜などによるリーク電流を原因とする暗電流を抑制す ることがでさる。
[0065] 上記の構成により，フォトダイオードの受光領域が形成される深さは、次の通りであ る。第 1のフォトダイオード領域 PHD1では，基板表面近くの浅い領域まで拡散層 PH D1が形成されるので，フォトダイオードの空乏層は，浅い側で 0.1 m程度の深さから 基板の深い側に延びる。一方で，第 2のフォトダイオード領域 PHD2では，第 2の P型 ゥエル領域 PW2が 0.3 μ m程度の深さのため，第 2のフォトダイオード領域 PHD2の空 乏層は，浅 、側で 0.4 μ m程度の深さから基板の深 、側に延び，深 、側で 1.0 μ m程 度まで伸びる。つまり，第 1のフォトダイオード領域 PHD1は 0,1— 0.4 m,第 2のフォト ダイオード領域 PHD2は 0.4— 1.0 μ mである。
[0066] 従って，図 2のシリコン中の光透過曲線力 概算すると、第 1のフォトダイオード領域 PHD1の (単位面積あたりの)光感度と，第 2のフォトダイオード領域 PHD2のみでの (単 位面積あたりの)光感度の比は、赤で一 65%,緑で一 58%,青で一 36%程度になる。こ れに対して，ピクセル領域で浅 、第 2の P型ゥエル領域 PW2の代わりに深 、第 1の P 型ゥエル領域 PW1を形成し，その下に同様の第 2のフォトダイオード領域 PHD2を形 成した場合、第 2のフォトダイオード領域 PHD2は 1.0— 1.4um程度の深さになる。この 場合、第 2フォトダイオード領域 PHD2の (単位面積あたりの)光感度は，上記の浅い PHD2の場合に比べて，赤で 55%,緑で 48%,青で 14%となる。つまり，本実施の形 態のように，浅い第 2の P型ゥエル領域 PW2の下に第 2のフォトダイオード領域 PHD2 を埋め込んだほうが，光感度が大幅に向上することが理解できる。
[0067] 図 14のプロセス（5)では，ピクセル内のリセットトランジスタ RSTのソース'ドレイン領 域，ソースフォロワトランジスタ SFのソース'ドレイン領域に，コンタクト形成のための高 濃度コンタクト領域 FDNを，リン P,エネルギー 15k,濃度一 2E15の N型イオン注入を 行う。
[0068] 次に，周辺回路部のゲート電極にサイドウォール SWを形成する。そのために，ま ず，熱酸化により lOOnmのシリコン酸化膜を形成し，ピクセル内のトランジスタやフォト ダイオード FD,フローティング 'ディフュージョン領域 FDを覆うレジストを形成し，それ をマスクにしてシリコン酸ィ匕膜の全面エッチングを行う。その結果，周辺回路部とピク セル領域のトランスファーゲートトランジスタへのゲート配線やリセットトランジスタへの ゲート配線のゲート電極にはサイドウォールを形成する。また，ピクセル内にはサイド ウォール用のシリコン酸ィ匕膜 SW- SIOを残す。
[0069] 図 15のプロセス（6)では，周辺回路の Nチャネルトランジスタ領域に，高濃度のソー ス 'ドレイン領域 NSDを形成するために，リン P,エネルギー 13k,濃度 2E15,チルト角 7 度のイオン注入を行う。そして，シリコン基板表面をフッ酸 HFで処理した後、コバルト
Coをスパッタリング法で形成し，一 520°Cのラビッド 'サーマル 'ァニールにより，ゲート 電極とソース'ドレイン領域 NSD上のシリコン表面にコバルトシリサイド CoSiを形成する
。また、シリコン酸ィ匕膜上の未反応コバルト膜を除去して、更に，一 840°Cのラピッド' サーマル.ァニールを行う。
[0070] 図 16のプロセス（7)では，絶縁膜を形成しコンタクトホールを形成する。まず，プラ ズマ CVDによるシリコン酸化膜 P- SIOを一 20nm程度と，プラズマ CVDによるシリコン窒 化膜 P- SINを一 70nm程度とを形成する。この 2層絶縁膜の上に， HDP-CVD (High Density Plasma CVD)によるシリコン酸化膜 HDP-SIOを一 lOOOnm程度形成し、表面 を CMP研磨により平坦ィ匕する。そして，ピクセル内のコンタクト用注入を行った領域 FDNに、コンタクトホール M1C1を形成する。また，ピクセル内の P型ゥエル領域 PW2 へのコンタクトホールと，周辺回路内のコンタクトホール M1C2とを形成する。同時に， p型ゥエル領域 PW1へのコンタクトホール M1C2も形成される。なお，コンタクトホール M1C2は，先に形成したコバルトシリサイド CoSiが形成されている領域へのコンタクトホ ールであり，シリサイドがエッチングストッパとなるので，コンタクトホール M1C1とは異 なるプロセスで形成される。 [0071] 図 17のプロセス（8)では，コンタクト開口後，チタン Ti (一 30nm)と窒化チタン ΉΝ (— 50nm)をスパッタ形成し、 CVDによるタングステン W膜 (一 300nm)を堆積してコンタクト ホールを埋め込み、表面の Ti/TiN/Wの 3層膜を CMP研磨により除去して、コンタクト ホール内にタングステンプラグを形成する。その後， Ti (一 30nm)/TiN (— 50nm)/Al (— 400nm)/Ti (— 5nm)/TiN (— 50nm)のスパッタ成膜とフォト'エッチング工程により，第 1 メタル配線 M 1 Lを形成する。
[0072] そして， HDPプラズマ酸化膜 HDP-SIO (— 750nm)とプラズマ酸化膜 P-SIO (—
llOOnm)の堆積と CMP研磨により第 1メタル配線 MIL上に平坦ィ匕された層間絶縁膜 を形成する。この層間絶縁膜にビア Vialを形成し，前述のコンタクトの Wプラグの形 成と第 1メタル配線の形成と同様の工程により、ビア Vial内の Wプラグと第 2メタル配 線 M2Lを形成する。
[0073] ビア Vialと第 2メタル配線 M2Lは周辺回路部のみに形成され、ピクセル内は第 1メタ ル配線 MILまで形成され，第 2メタル配線は形成されない。これにより，ピクセルに入 射する光の遮光が抑制される。なお，図 17の断面図ではリセット電圧配線 VRのため に第 2のメタル配線 M2Lが形成されているが，図 21に示すとおり，この第 2のメタル配 線 M2Lはピクセル内の第 2のフォトダイオード領域 PHD2の外側に位置し，入射光を 遮光するものではない。最後に第 1メタル配線上の平坦化と同様の工程により，第 2メ タル配線上に平坦ィ匕された絶縁膜 HDP-SIO/P-SIOを形成し、プラズマ CVDによるシ リコン窒化膜 P- SINからなるカバー膜を堆積する。
[0074] 図 18のレイアウト図は，図 16のコンタクトホール M1C1が形成された状態を示す。 1 個のピクセル Pixelにお!/、て， N型の第 2のフォトダイオード領域 PHD2がその領域の 大部分に重なるように埋設されている。但し，第 2のフォトダイオード領域 PHD2は，フ ローテイング'ディフュージョン領域 FDの一部の下とトランスファーゲートトランジスタ T Gのゲート電極の大部分の下とには形成されていない。この理由は前述の通りであり ,これにより，フローティング 'ディフュージョン領域 FDの接合容量を低く抑え，トラン スファーゲートトランジスタ TGの閾値電圧を低く抑えることができる。また，図 18中， 横方向に延びるトランスファーゲートトランジスタへのゲート配線（図中 TG線）とリセッ トトランジスタ RSTへのゲート配線（図中 RST線）は，表面にコバルトシリサイドが形成 され低抵抗化されている。一方，ピクセル内のトランジスタ TG,RST,SFのゲート電極上 にはコバルトシリサイドは形成されていない。この理由は，ピクセル内においては，コ バルトシリサイドによる遮光効果をなくし，第 2のフォトダイオード領域 PHD2への入射 光の到達を妨げな 、ようにするためである。
[0075] 図 19のレイアウト図には，ピクセル領域の第 2の P型ゥエル領域 PW2と第 3の P型ゥ エル領域 PW3を形成するマスクの関係が示される。第 3の P型ゥエル領域 PW3のマス クは太枠 (太枠内にイオン注入)で示され，第 2の P型ゥエル領域 PW2のマスクは灰色 (灰色内にイオン注入)で示されている。これによれば，トランスファーゲートトランジス タ TGのゲート電極とその両側には第 2の P型ゥエル領域 PW2が形成されず，それより 浅くて低濃度の第 3の P型ゥエル領域 PW3のみが形成される。特に，トランスファーゲ ートトランジスタ TGのゲート電極の下と，フローティング 'ディフュージョン領域 FDの 下には，第 2のフォトダイオード領域 PHD2は形成されず，その領域には，浅くて低濃 度の第 3の P型ゥエル領域 PW3が形成される。これにより，トランスファーゲートトランジ スタ TGの閾値電圧を低くし，フローティング 'ディフュージョン領域 FDの接合容量を 低くする。
[0076] 図 20のレイアウト図は，図 17の第 1のメタル配線 MILが形成された状態を示す。第 1のメタル配線 MILは，コンタクトビアに接続されて形成されている。特に，フローティ ング 'ディフュージョン領域 FDのコンタクトビアとソースフォロワトランジスタ SFのゲート 電極上のコンタクトビアが，第 1のメタル配線 MILにより接続されている（図中 SF-FD) 。そして，第 1のメタル配線 MILは，第 1及び第 2のフォトダイオード領域 PHD1,PHD2 に重ならな ヽようにそれら領域の外側に形成され，入射光を遮光しな ヽようにして ヽ る。
[0077] 図 21のレイアウト図は，図 17の第 2のメタル配線 M2Lが形成された状態を示す。層 間絶縁膜に形成されたビア Vialに接続する第 2のメタル配線 M2Lが縦方向に延びる ように形成され，信号線 SGLとリセット電圧線 VRLとが形成される。この第 2のメタル配 線 M2Lも，第 1及び第 2のフォトダイオード領域 PHD1,PHD2と重ならないようにそれら 領域の外側に形成され，入射光を遮光しな ヽようにして 、る。
[0078] 上記のレイアウト図力 理解されるとおり，ピクセル内の狭い領域に浅い第 1のフォト ダイオード領域 PHDlが形成され，ピクセル内の比較的広 ヽ領域に深 、第 2のフォト ダイオード領域 PHD2が形成されている。入射された光は，両フォトダイオード領域 PHD1,PHD2で光電変換される。本実施の形態では，両フォトダイオード領域
PHD1,PHD2のピクセル内での面積占有率は，約 4%, 34%である。そして，両領域 を設けたことによる実質的な開口率は，第 2の領域 PHD2の深さ領域に達するまでの 光の減衰を考慮しても，赤で約 26%,緑で約 24%,青で約 16%と，第 1の領域 PHD1のみの場合 (4%)に比較して大幅に改善されている。また，第 2の P型ゥエル領 域 PW2を浅く形成して第 2の領域 PHD2を浅く形成したことによつても，実質開口率は より高くなつている。
[0079] [第 2の実施の形態]
第 2の実施の形態は， 3トランジスタ型 APSに適用した例である。図 22— 25はプロ セスを示す断面図で，図 26— 30はピクセルのレイアウト図である。図 22— 25の断面 図は，図 26のレイアウト図中の断面 A— B, C— D— Eに沿った断面を示す。
[0080] 3トランジスタ型 APSのピクセル回路図は，図 8に示したとおりであり，フォトダイォー ド PDに加えて，リセットトランジスタ RSTと，セレクトトランジスタ SLCTと，ソースフォロ ヮトランジスタ SFとを有する。つまり，フォトダイオード PDの力ソード端子がフローティ ング 'ディフュージョン領域 FDを兼ねており，トランスファーゲートトランジスタ TGはな い。
[0081] 図 22に示されるように，第 2の実施の形態においても，周辺回路領域の第 1の P型 ゥエル領域の深さ DPIよりも，ピクセル領域内の第 2の P型ゥエル領域の深さ DP2ほ うが浅く，その浅い第 2の P型ゥエル領域 PW2の下に，第 2のフォトダイオード領域 PHD2を埋設する。また，第 1のフォトダイオード領域 PHD1は，基板表面から分離せ ずに，リセットトランジスタ RSTのソース領域を兼ねている。 3トランジスタ型 APSでは， トランスファーゲートトランジスタが設けられておらず，フローティング 'ディフュージョン 領域 FDが単独で形成されていない。よって，本実施の形態では，これらの下に第 2 のフォトダイオード領域 PHD2を形成しな!、と!/、う構成はな！/、。
[0082] 図 22のプロセスは，第 1の実施の形態の図 12に対応する。すなわち，第 1の実施 の形態の図 10, 11と同じプロセスで，分離構造 STIの形成、周辺回路の第 1の P型ゥ エル領域 PW1のイオン注入、ピクセル領域での第 2のゥエル領域 PW2のイオン注入 がそれぞれ行われる 3トランジスタ構造でトランスファーゲートトランジスタ TGがないた め、第 3の P型ゥエル領域のイオン注入は行わない。そして，ピクセル領域にて、第 1 のフォトダイオード領域 PHD1のみ避けて第 2の P型ゥエル領域 PW2を形成するイオン 注入を行 、、リセットトランジスタ RST,セレクトトランジスタ SLCT,ソースフォロワトランジ スタ SFのゥエル領域とする。
[0083] 次に，第 1のフォトダイオード領域 PHD1のイオン注入を行う。このイオン注入では， それぞれリン Pを， (l) 200k,一 1E13, 7度, (2) 100k,一 1E13, 7度, (3) 50k,一 1E13 , 7度で注入する。この第 1の領域 PHD1のイオン注入は，周辺回路 Pチャネルトランジ スタ用の N型ゥエル領域のイオン注入と共用しても良 、。
[0084] 続いて，第 1のフォトダイオード領域 PHD1と重なり、それを囲む分離構造 STI(2)の下 と、読み出しトランジスタの下まで広がった領域に，リン P,エネルギー 325k,濃度 1一 5E12,チルト角 7度程度のイオン注入により、第 2のフォトダイオード領域 PHD2を形成 する。この第 2の領域 PHD2は，図 28のレイアウト図に示されるとおり，第 1のフォトダイ オード領域 PHD1と，リセットトランジスタ RST,セレクトトランジスタ SLCT,ソースフォロ ヮトランジスタ SFの下まで延在し，後述するメタル配線が形成される領域以外のほぼ 全域に形成される。
[0085] 第 2のフォトダイオード領域 PHD2は，イオン注入濃度を一 1E12程度に低くして，第 2のフォトダイオード領域 PHD2が全て空乏化する構造にするのが望ましい。つまり， 第 2のフォトダイオード領域 PHD2を完全に空乏化することで，その領域 PHD2での接 合容量をゼロにすることができる。但し，完全に空乏化しても領域 PHD2は周りの P型 領域よりも電子に対するポテンシャルレベルは低く，領域 PHD2において光電変換に より発生した捕獲電子を確実に第 1のフォトダイオード領域 PHD1まで転送することは できる。本実施の形態では，フォトダイオード FDのアノードがフローティング 'ディフユ 一ジョン領域 FDを兼ねて 、るので，そのアノードの接合容量をできるだけ小さくする ことで，捕獲した電荷 (電子)量に対する電圧変化を大きくすることができ，高い電荷 電圧変換効率を実現できる。
[0086] 図 23のプロセスでは，第 1の実施の形態と同様にして，ゲート酸ィ匕膜 GOXとゲート 電極 GPOLYとを形成する。フォトダイオードの受光領域の深さは、次の通りである。 まず，第 1の領域 PHD1は基板表面力も第 2の領域 PHD2に接続する深さまで空乏化 しないので、光電変換にはあまり寄与しない。一方で，第 2の領域 PHD2では第 2の P 型ゥエル領域 PW2が 0.3 μ um程度の深さのため、受光領域となる第 2の領域 PHD2の 空乏層は，浅い側で 0.4 m程度の深さから基板の深い側の 1.5 μ m程度まで延びる
[0087] 図 24のプロセスでは，図 14と同じプロセスにより，低濃度ソース'ドレイン領域 NLD と，コンタクト用高濃度領域 PDNと，サイドウォール酸ィ匕膜 SW, SW-SIOとが形成され る。
[0088] 図 25のプロセスでは，図 15と同じプロセスにより， N型と P型の高濃度ソース'ドレイ ン領域 NSD,PSDと，コバルトシリサイド膜 CoSiとが形成される。ただし，図中， P型領域 PSDは示されていない。
[0089] 図 26のプロセスでは，図 16と同じプロセスにより，絶縁膜とコンタクトホール
M1C1,M1C2を形成する。その場合，ピクセル内のコンタクト用イオン注入を行った領 域 PDNに、コンタクトホール M1C1を形成する。一方，そのコンタクトホール M1C1以外 のコンタクトホール M1C2も形成する。図 26では、周辺回路の P型ゥエル領域 PW1へ のコンタクトホール M1C2と，ピクセル内の第 2の P型ゥエル領域 PW2へのコンタクトホ ール M1C2も図示している。 2種類のコンタクトホールに分けて形成するのは，コバル トシリサイド層をエッチングストッパとして利用できるところとそれ以外とで異なるプロセ スにするためである。
[0090] 図 27のプロセスでは，図 17と同じプロセスにより，コンタクトビア M1C1,第 1のメタル 配線 MIL,層間絶縁膜 HDP-SIO,P-SIO,ビア Vial,第 2のメタル配線 M2Lが形成さ れる。ここで，第 1のメタル配線 MILは，できるだけ第 2のフォトダイオード領域 PHD2 上には形成されないことが望まれる。開口率を低下させないためである。しかし，最低 限必要な箇所には最小限の面積で形成される。
[0091] 図 28のレイアウト図に示されるとおり，ピクセル内のポリシリコンゲート電極はシリサ イド膜が形成されず，入射光がフォトダイオード領域 PHD1,PHD2に入射するようにし ている。そして，横方向に延びるリセットトランジスタ RSTのゲート電極線とセレクトトラ ンジスタ SLCTのゲート電極線とは，シリサイド膜が形成され低抵抗ィ匕されて！、る。
[0092] 図 29のレイアウト図には，第 2の P型ゥエル領域 PW2のマスクパターンが灰色で示 されている。第 2の P型ゥエル領域 PW2が灰色部分に形成され，第 1のフォトダイォ ード領域 PHD 1の部分には形成されな!、。
[0093] 図 30のレイアウト図は，第 1のメタル配線 MILを形成した状態の図である。垂直方 向に延びるリセット線 VRLと信号線 SGLとが，フォトダイオード領域 PHD1,PHD2と重 ならないように，第 1のメタル配線 MILにより形成される。但し，フォトダイオード領域 PDとソースフォロワトランジスタ SFのゲート電極とを接続する第 1のメタル配線 PD—S Fが，例外的にフォトダイオード領域 PHD1,PHD2と重なって形成されている。但し，最 小限の面積に形成され，入射光の遮光を最小限に抑えている。その後に形成される 第 2のメタル配線は，このフォトダイオード領域 PDとは重ならな 、ように形成される。
[0094] 以上，第 2の実施の形態では， 3トランジスタ型 APSに適用したものを説明したが， ピクセル内のトランジスタに重ねて埋設される第 2のフォトダイオード領域 PHD2が，浅 い第 2の P型ゥエル領域 PW2の下に形成されているので，入射光がシリコン基板内 で減衰するまえの領域で光電変換された電荷 (電子)を捕獲することができ，実質的 開口率を高め受光感度を高くすることができる。
産業上の利用可能性
[0095] 以上説明したとおり，本発明の CMOSイメージセンサは，開口率を高くし光感度を 高くすることができる。

Claims

請求の範囲
[1] 少なくともフォトダイオードと，リセットトランジスタと，ソースフォロワトランジスタとを有 するピクセルを複数有するピクセル領域と，前記ピクセル力 読み出した信号を処理 する周辺回路が形成される周辺回路領域とを有する CMOSイメージセンサであって 前記周辺回路領域では，基板表面の第 1導電型の第 1のゥエル領域内に，前記周 辺回路を構成するトランジスタの第 2導電型のソース'ドレイン領域が形成され， 前記ピクセル領域では，第 1のゥエル領域より浅い第 1導電型の第 2のゥエル領域 内に前記リセットトランジスタ及びソースフォロワトランジスタの第 2導電型のソース'ド レイン領域が形成され，更に，前記基板表面近傍から深さ方向に延びる第 1導電型 の第 1のフォトダイオード領域と， 当該第 1のフォトダイオード領域力も前記リセットトラ ンジスタまたはソースフォロワトランジスタのソース ·ドレイン領域が形成される前記第 2 のゥエル領域の下側に延在して埋め込まれる第 2のフォトダイオード領域とが形成さ れることを特徴とする CMOSイメージセンサ。
[2] 請求項 1において，
前記周辺回路領域では，前記周辺回路トランジスタを分離する第 1の分離構造が 形成され，
前記ピクセル領域では，前記第 1の分離構造より浅く，前記リセットトランジスタ及び ソースフォロワトランジスタを分離する第 2の分離構造が形成され，前記第 2のフォトダ ィオード領域は，当該第 2の分離構造の下に形成されることを特徴とする CMOSィメ ージセンサ。
[3] 請求項 1または 2において，
各ピクセルは，前記フォトダイオードに接続されたトランスファーゲートトランジスタを 有し， 当該トランスファーゲートトランジスタと前記リセットトランジスタとがフローテイン グ ·ディフュージョン領域を介して接続され，当該フローティング ·ディフュージョン領 域が前記ソースフォロワトランジスタのゲートに接続され，前記第 1のフォトダイオード 領域上の基板表面に第 1導電型のシールド領域が形成され，
前記トランスファーゲートトランジスタまたはフローティング 'ディフュージョン領域の 少なくとも一部は，前記第 2のゥエル領域よりも低濃度の第 3のゥエル領域内に設け られ，前記フローティング 'ディフュージョン領域の下側に，前記第 2のフォトダイォー ド領域が形成されて ヽな 、領域を有することを特徴とする CMOSイメージセンサ。
[4] 請求項 3において，
さらに，前記トランスファーゲートトランジスタの下側に，前記第 2のフォトダイオード 領域が形成されて ヽな ヽ領域を有することを特徴とする CMOSイメージセンサ。
[5] 請求項 1において，
前記周辺回路領域では，前記周辺回路トランジスタは表面が金属シリサイド化され たシリコンゲート電極を有し，
前記ピクセル領域では，前記第 2のフォトダイオード領域上のトランジスタは表面が 金属シリサイドィ匕されて ヽな 、シリコンゲート電極を有することを特徴とする CMOSィ メージセンサ。
[6] 請求項 3において，
前記ピクセル領域では，前記第 2のフォトダイオード領域の外であって一方向に延 在する前記リセットトランジスタのゲート電極とトランスファーゲートトランジスタのゲート 電極が，表面が金属シリサイド化されたシリコン電極で構成され，前記第 2のフォトダ ィオード領域上のトランジスタは表面が金属シリサイドィ匕されていないシリコンゲート 電極を有することを特徴とする CMOSイメージセンサ。
[7] 請求項 3において，
前記トランスファーゲートトランジスタのゲート電極の下には，当該トランスファーゲ ートトランジスタがノーマリオンにならない程度のゲート幅を有する領域の下に，前記 第 2のフォトダイオード領域が形成されて ヽな 、ことを特徴とする CMOSイメージセン サ。
[8] 請求項 1または 2において，
各ピクセルで，前記第 1のフォトダイオード領域が前記ソースフォロワトランジスタの ゲートに接続され，
前記第 2のゥエル領域は，前記第 1のフォトダイオード領域には形成されて 、な!/、こ とを特徴とする CMOSイメージセンサ。
[9] 請求項 8において，
前記第 2のフォトダイオード領域は，受光時にお 、て全て空乏化される程度の厚み 及び不純物濃度を有し，前記第 1のフォトダイオード領域は一部空乏化されない程 度の面積及び不純物濃度を有することを特徴とする CMOSイメージセンサ。
[10] 請求項 1において，
前記基板上に絶縁膜を介して金属配線層が形成され，所定の方向に延在するリセ ット電圧線と信号線とが金属配線層中に形成され，前記第 2のフォトダイオード領域と 前記リセット電圧線及び信号線の金属配線とが実質的に重ならないよう配置されてい ることを特徴とする CMOSイメージセンサ。
[11] 少なくともフォトダイオードと，リセットトランジスタと，ソースフォロワトランジスタとを有 するピクセルを複数有するピクセル領域と，前記ピクセル力 読み出した信号を処理 する周辺回路が形成される周辺回路領域とを有する CMOSイメージセンサの製造方 法において，
前記周辺回路領域に第 1の深さを有する第 1導電型の第 1のゥエル領域を形成す る工程と，
前記ピクセル領域に前記第 1の深さよりも浅い第 1導電型の第 2のゥエル領域を形 成する工程と，
前記ピクセル領域の前記第 2のゥエル領域の下に第 2導電型のフォトダイオード領 域を形成する工程と，
前記フォトダイオード領域上の第 2のゥエル領域内に前記リセットトランジスタまたは ソースフォロワトランジスタを形成する工程とを有することを特徴とする CMOSィメー ジセンサの製造方法。
[12] 請求項 11において，
更に，前記周辺回路領域に周辺回路のトランジスタを分離する第 1の分離構造を 形成する工程と，
前記ピクセル領域にピクセルのトランジスタを分離し，前記第 1の分離構造より浅い 第 2の分離構造を形成する工程とを有し，
前記フォトダイオード領域を形成する工程にぉ 、て，当該フォトダイオード領域を前 記第 2の分離構造の下に形成することを特徴とする CMOSイメージセンサの製造方 法。
[13] 請求項 11において，
各ピクセルは，前記フォトダイオードに接続されたトランスファーゲートトランジスタを 有し， 当該トランスファーゲートトランジスタと前記リセットトランジスタとがフローテイン グ ·ディフュージョン領域を介して接続され，当該フローティング ·ディフュージョン領 域が前記ソースフォロワトランジスタのゲートに接続され，前記第 1のフォトダイオード 領域上の基板表面に第 1導電型のシールド領域が形成され，
更に，前記トランスファーゲートトランジスタまたはフローティング 'ディフュージョン領 域の少なくとも一部の領域に，前記第 2のゥエル領域よりも低濃度の第 3のゥエル領 域を形成する工程を有し，
前記フォトダイオード領域を形成する工程において，前記フローティング 'ディフユ 一ジョン領域の下側に，前記フォトダイオード領域が形成されないことを特徴とする C MOSイメージセンサの製造方法。
[14] 請求項 13において，
前記フォトダイオード領域を形成する工程において，前記トランスファーゲートトラン ジスタの下側に，前記第 2のフォトダイオード領域が形成されな ヽことを特徴とする C MOSイメージセンサの製造方法。
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