KR20060010902A - 광전자 펀치 현상을 억제할 수 있는 이미지센서 및 그제조 방법 - Google Patents

광전자 펀치 현상을 억제할 수 있는 이미지센서 및 그제조 방법 Download PDF

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Abstract

본 발명은 광전자의 펀치 현상을 억제할 수 있는 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 반도체층 상에 형성되여 그 측면에 스페이서를 구비한 트랜스퍼 게이트; 상기 트랜스퍼 게이트의 일측에 얼라인되어 상기 반도체층 하부에 형성된 포토다이오드; 상기 트랜스퍼 게이트의 타측에서 상기 스페이서에 얼라인되어 상기 반도체층 하부에 형성된 제2도전형의 플로팅 확산영역; 및 상기 포토다이오드로부터 상기 플로팅 확산영역으로의 광전자 펀치 현상을 억제하기 위해 상기 플로팅 확산영역 하부에서 상기 포토다이오드 방향으로 치우쳐 형성된 펀치 방지 영역을 포함하는 이미지센서를 제공한다.
또한, 본 발명은, 상기한 구조를 갖는 이미지센서 제조 방법을 제공한다.
포토다이오드, 이미지센서, 전하운송효율, 트랜스퍼 게이트, 게이트전극, 스페이서, 플로팅 확산영역, 펀치 방지 영역, 틸트 이온주입.

Description

광전자 펀치 현상을 억제할 수 있는 이미지센서 및 그 제조 방법{IMAGE SENSOR CAPABLE OF SUPPRESSING PHOTOELECTRON PUNCH AND METHOD FOR FABRICATION OF THE SAME}
도 1은 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : P++기판 301 : P-에피층
Fox : 소자분리막 302 : 게이트 전도막
303 : n-영역 304 : P0영역
305 : 스페이서 308 : 펀치 방지 영역
311a : 플로팅 확산영역 311b : N형 소스/드레인
PD : 포토다이오드 Tx : 트랜스퍼 트랜지스터
Rx : 리셋 트랜지스터
본 발명은 이미지센서에 관한 것으로 특히, 광전자의 펀치 현상을 방지할 수 있는 이미지센서 및 그 제조 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이며, 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS; 이하 CMOS) 이미지센서 등이 이에 속한다.
CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다.
반면, CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CMOS 이미지센서는 높은 집적도 및 낮은 구동 전압 등의 장점에 의해 현재 휴대용 촬상 장치 등에 광범위하게 사용된다.
한편, CMOS 이미지센서의 가장 중요한 특성 항목 중 하나는 데드존(Dead zone) 특성이며, 이는 저조도의 화상 품질에 밀접한 관계를 가진다.
또한, CMOS 이미지센서의 기술 발전에 따라 화소의 사이즈가 비례적으로 감소됨에 따라 광응답 영역(Photo response region)인 포토다이오드도 상대적으로 감소하게 되고, 아울러, 구동 전압(Operation voltage)이 감소함에 따라 이미지센서의 저조도 화상 품질이 열화되는 문제가 발생한다.
따라서, 이미지센서의 포토다이오드의 구조는 획기적인 전하 운송 효율(Charge transfer efficiency)을 개선할 수 있는 구조로의 변화가 필요하며, 저전압 및 저전위의 조건 하에서의 포토다이오드의 구조의 최적화는 당면한 문제이다.
도 1은 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도의 P++기판(100)과 P-Epi층(101)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(Fox)이 형성되어 있고, 반도체층 상에 4Tr 구조의 CMOS 이미지센서의 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx) 각각의 게이트전극이 형성되어 있다.
게이트전극은 전도막(102)/절연막(도시하지 않음)의 적층 구조와 그 측벽의 스페이서(105)를 포함하는 구조로 형성되어 있다.
전도막(102)으로는 폴리실리콘의 단독 또는 폴리실리콘과 텅스텐 또는 폴리실리콘과 텅스텐 실리사이드의 적층 구조를 포함한다. 스페이서(105)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(104, 이하 P0영역이라 함)과 N형 불순물영역(103, 이하 n-영역이라 함)을 구비하는 포토다이 오드(PD)가 이온주입 등의 공정을 통해 형성되어 있다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(n+)의 플로팅 확산영역(106a, FD)이 형성되어 있으며, 리셋 트랜지스터(Rx)의 측면에서는 스페이서(105)의 측면에 얼라인된 고농도 N형(N+)의 소스/드레인(106b)이 형성되어 있다.
도 1의 구조를 갖는 이미지센서의 단위화소는 수광영역인 포토다이오드(PD)와 포토다이오드(PD)에서 생성된 전자를 플로팅 확산영역(FD)으로 전송할 수 있는 능력이 요구된다.
따라서, 도 1의 구조를 갖는 이미지센서의 단위 화소에서는 포토다이오드(PD)의 n-영역(103)을 트랜스퍼 트랜지스터의(Tx) 게이트전극, 즉 트랜스퍼 게이트에 접하게 함으로써 트랜스퍼 게이트에 전원전압을 가하여 전하를 전송하는 동작을 하는 경우에 포토다이오드(PD)의 n-영역(103)에 미치는 전위(Fringing field)를 커지게 하여 n-영역(103)의 전하를 잘 끌어내어 전송할 수 있도록 하고 있다.
하지만, 이미지센서 제조 기술의 발전에 따라 트랜스퍼 게이트의 길이(Length)는 점점 더 줄어들지만, 기존의 제조 기술을 적용하다 보니 n-영역(103)에서의 공핍영역(Depletion region)이 플로팅 확산영역(106a)과 근접하게 되므로 트랜스퍼 트랜지스터(Tx)의 채널을 통해서만 전달되어야 할 광전자가 화살표와 같이 채널 아래로 전달되는 전자 펀치(Punch) 현상이 발생한다. 전자 펀치 현상이 발생할 경우 포토다이오드(PD)에서 광전하가 제대로 저장되지 못하여 포토다이오드(PD)의 캐패시턴스가 저하되는 문제가 발생한다,
따라서, 수광한 빛에 대한 출력 신호가 정상적으로 전달되지 못하며, 화상 신호의 재현이 비정상적으로 되어 수율을 저하시키게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 광전자의 펀치 현상을 억제할 수 있는 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체층 상에 형성되여 그 측면에 스페이서를 구비한 트랜스퍼 게이트; 상기 트랜스퍼 게이트의 일측에 얼라인되어 상기 반도체층 하부에 형성된 포토다이오드; 상기 트랜스퍼 게이트의 타측에서 상기 스페이서에 얼라인되어 상기 반도체층 하부에 형성된 제2도전형의 플로팅 확산영역; 및 상기 포토다이오드로부터 상기 플로팅 확산영역으로의 광전자 펀치 현상을 억제하기 위해 상기 플로팅 확산영역 하부에서 상기 포토다이오드 방향으로 치우쳐 형성된 펀치 방지 영역을 포함하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체층 상에 트랜스퍼 게이트를 형성하는 단계; 상기 트랜스퍼 게이트의 일측에 얼라인되도록 상기 반도체층 하부에 포토다이오드를 형성하는 단계; 상기 트랜스퍼 게이트의 그 측면에 스페이서를 형성하는 단계; 플로팅 확산영역이 형성될 상기 트랜스퍼 게이트의 타측의 상기 반도체층을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 포토다이오드로부터 상기 플로팅 확산영역으로의 광전자 펀치 현상을 억제하기 위해 상기 이온주입 마스크를 이용한 이온주입 공정을 실시하여 상기 플로팅 확산영역 하부에서 상기 포토다이오드 방향으로 치우치도록 펀치 방지 영역을 형성하는 단계; 및 상기 이온주입 마스크를 이용한 이온주입 공정을 실시하여 트랜스퍼 게이트의 타측에서 상기 스페이서에 얼라인되며도록 상기 펀치 방지 영역 상부의 상기 반도체층에 제2도전형의 플로팅 확산영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은 포토다이오드의 깊은 n-영역과 플로팅 확산영역의 근접으로 인한 광전자의 펀치를 억제하기 위해 플로팅 확산영역의 포토다이오드 방향의 하부에 P형의 펀치 방지 영역을 배치함으로써, 트랜스퍼 트랜지스터의 채널 이외의 영역에서 전달되는 광전자의 이동을 차단한다.
이를 위해, 플로팅 확산영역 형성 전에 그 하부에 반대 극성의 불순물을 이온주입하며, 이 때 틸트 이온주입을 실시함으로써 원하는 펀치 방지 영역의 프로파일을 얻을 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2는 본 발명의 일실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 2를 참조하면, 고농도의 P++기판(300)과 P-Epi층(301)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(Fox)이 형성되어 있고, 반도체층 상에 4Tr 구조의 CMOS 이미지센서의 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx) 각각의 게이트전극이 형성되어 있다.
게이트전극은 전도막(302)/절연막(도시하지 않음)의 적층 구조와 그 측벽의 스페이서(305)를 포함하는 구조로 형성되어 있다.
전도막(302)으로는 폴리실리콘의 단독 또는 폴리실리콘과 텅스텐 또는 폴리실리콘과 텅스텐 실리사이드의 적층 구조를 포함한다. 스페이서(305)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(304, 이하 P0영역이라 함)과 N형 불순물영역(303, 이하 n-영역이라 함)을 구비하는 포토다이오드(PD)가 이온주입 등의 공정을 통해 형성되어 있다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(N+)의 플로팅 확산영역(311a, FD)이 형성되어 있다. 한편, 플로팅 확산영역(311a, FD)의 포토다이오드(PD)의 n-영역(303) 방향의 하부에는 트랜스퍼 트랜지스터의 채널 이외의 영역으로 광전자가 이동하는 것을 방지하기 위한 P형의 펀치 방지 영역(308, P-)이 형성되어 있다.
리셋 트랜지스터(Rx)의 측면에서는 스페이서(305)의 측면에 얼라인된 고농도 N형(N+)의 소스/드레인(311b)이 형성되어 있다.
상기한 구성를 갖는 이미지센서의 단위 화소에서는 포토다이오드(PD)의 n-영역(303)을 트랜스퍼 트랜지스터의(Tx) 게이트전극, 즉 트랜스퍼 게이트에 접하게 함으로써 트랜스퍼 게이트에 전원전압을 가하여 전하를 전송하는 동작을 하는 경우에 포토다이오드(PD)의 n-영역(303)에 미치는 전위를 커지게 하여 n-영역(303)의 전하를 잘 끌어내어 전송할 수 있게 한다.
아울러, 디자인룰의 축소로 포토다이오드(PD)의 n-영역(303)과 플로팅 확산영역(311a) 간의 거리가 근접하더라도 n-영역(303)과 가까운 플로팅 확산영역(311a)의 하부에 P형의 펀치 방지 영역(308)이 형성되어 있어, 화살표로 도시된 바와 같이, n-영역(303)으로부터 플로팅 확산영역(311a)으로의 광전자의 직접적인 이동 즉, 펀치 현상이 방지되며, 트랜스퍼 트랜지스터(Tx)의 채널로만 광전자의 운송이 이루어진다.
여기서, 플로팅 확산영역(311a)의 하부에 형성된 P형의 펀치 방지 영역(308)은 n-영역(303)과 가깝도록 포토다이오드(PD) 방향으로 치우쳐서 형성되어야 리셋 트랜지스터의 채널에 영향을 미치지 않는다.
전술한 구성을 갖는 이미지센서의 제조 공정을 살펴 본다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이 고농도 P형(P++)의 기판(300)과 P형의 에피층(P-epi, 301)이 적층된 구조를 갖는 P형의 반도체층에 소자분리막(Fox)을 형성한다.
소자분리막(Fox)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 구조 등을 포함한다.
이어서, 반도체층 상에 절연막과 전도막을 증착한 다음, 이들을 패터닝하여 게이트 전도막(302)/게이트 절연막(도시하지 않음) 구조의 게이트전극을 형성한다.
게이트 전도막(302)은 폴리실리콘막과, 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
이어서, 포토다이오드용 깊은 N형 불순물영역 즉, n-영역(303) 형성을 위한 이온주입 마스크(도시하지 않음)를 형성한 다음, 트랜스퍼 트랜지스터(Tx)의 게이트전극에 얼라인되도록 이온주입 공정을 실시하여 포토다이오드용 n-영역(303)을 형성한다. 이어서, 이온주입 마스크를 제거한다.
이 때, 이온주입에 의한 반도체층 표면의 어택을 방지하기 위해 스크린막을 사용하나 도면의 간략화를 위해 생략하였다.
이온주입시 그 불순물 농도는 통상적인 농도에 준하여 실시하며, 그 이온주입 에너지 또한 깊은 도핑 프로파일을 갖도록 적절히 조절한다.
이어서, 블랭킷 또는 마스크를 이용한 이온주입 공정을 실시하여 트랜스퍼 트랜지스터(Tx)의 게이트전극에 얼라인되며 반도체층 표면으로부터 확장된 P형 불순물영역(P0, 304)을 형성한다.
따라서, 반도체층 하부에서 P0영역(304)과 n-영역(303)이 접합된 구조의 포토다이오드(PD)가 이루어진다.
한편, NMOS 트랜지스터 형성 영역의 반도체층 하부에는 P웰이 형성되고, PMOS 트랜지스터 형성 영역의 반도체층 하부에는 N웰이 형성되는 바, 도면의 간략화를 위해 생략하였다. 또한, NMOS 트랜지스터와 PMOS 트랜지스터의 각 측면의 반도체층에는 각각의 게이트전극 형성 후 실시하는 N형 및 P형 불순물 이온주입 공정에 의해 소스/드레인이 형성된다.
이어서, 도 3b에 도시된 바와 같이, 게이트전극을 포함한 전면에 스페이서용 절연막을 증착한 다음, 전면식각 공정을 실시하여 게이트전극의 측벽에 스페이서(305)를 형성한다.
스페이서용 절연막은 산화막 계열 또는 질화막 계열을 포함한다.
이어서, 이온주입 공정시 반도체층 표면의 어택 방지를 위해 전면에 스크린 산화막(도시하지 않음)을 형성한다.
스크린 산화막의 예로는 고온 저압 공정에 의한 산화막 일명, HLD(High Temperature Low Pressure Dielectric)를 사용한다.
이어서, 플로팅 확산영역 하부에 펀치 방지 영역을 형성하기 위한 이온주입 마스크(306)를 형성한다.
이어서, 이온주입 마스크(306)에 얼라인되도록 보론(B) 등의 P형 불순물을 이온주입하여 플로팅 확산영역 하부에 P형의 펀치 방지 영역(308)을 형성한다.
여기서, 펀치 방지 영역(308)은 포토다이오드(PD)의 n-영역(303)과 가깝도록 포토다이오드(PD) 방향으로 치우쳐서 형성되어야 리셋 트랜지스터의 채널에 영향을 미치지 않으므로, 반도체층의 수직인 면으로부터 리셋 트랜지스터 방향으로 4° ∼ 20°정도의 각도를 갖도록 틸트 이온주입(307)을 실시함으로써, 트랜스퍼 게이트의 하부의 일부까지 확장되어 형성되도록 한다.
이어서, 도 3b에 도시된 바와 같이, 이온주입 마스크(306)를 제거한 다음, N형 불순물 이온주입을 위한 이온주입 마스크(309)를 형성한다.
이온주입 마스크(309)를 이용한 이온주입 공정(310)을 실시하여 스페이서(305)에 얼라인되는 리셋 트랜지스터(Rx)의 고농도 N형(N+)의 소스/드레인(311b)과 플로팅 확산영역(311a, FD)을 형성한다.
플로팅 확산영역(311a, FD)의 포토다이오드(PD) 방향의 하부에 P형의 펀치 방지 영역(308)이 형성되어 있어, 깊은 n-영역(305)과 플로팅 확산영역(311a, FD)의 근접으로 인한 광전자의 펀치 현상을 억제할 수 있다.
이 때, N형의 소스/드레인 이온주입이되는 NMOS 트랜지스터의 경우 게이트전극 형성 후 일차로 이온주입을 실시한 상태이기 때문에 스페이서(305)의 프로파일이 하부로 전사된 이중 프로파일 즉, LDD 구조를 갖게 된다.
이어서, 이온주입 마스크(309)를 제거함으로써, 도 2의 단면이 완성된다.
한편, 도면에 도시되지는 않았지만, P형 불순물 이온주입을 위한 이온주입 마스크를 형성하고, 이온주입 공정을 실시하여 스페이서에 얼라인되는 고농도 P형(P+)의 PMOS의 소스/드레인를 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 포토다이오드의 깊은 n-영역과 플로팅 확산영역의 근접으로 인한 광전자의 펀치를 억제하기 위해 플로팅 확산영역의 포토다이오드 방향의 하부에 P형의 펀치 방지 영역을 배치함으로써, 트랜스퍼 트랜 지스터의 채널 이외의 영역에서 전달되는 광전자의 이동을 차단할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 포토다이오드로부터 플로팅 확산영역으로의 광전자의 펀치 형상을 억제할 수 있어, 포토다이오드의 캐패시턴스 저하를 방지하며, 이로 인해 화상 신호의 재현성을 높여 이미지센서의 수율을 높이는 효과가 있다.

Claims (5)

  1. 제1도전형의 반도체층 상에 형성되여 그 측면에 스페이서를 구비한 트랜스퍼 게이트;
    상기 트랜스퍼 게이트의 일측에 얼라인되어 상기 반도체층 하부에 형성된 포토다이오드;
    상기 트랜스퍼 게이트의 타측에서 상기 스페이서에 얼라인되어 상기 반도체층 하부에 형성된 제2도전형의 플로팅 확산영역; 및
    상기 포토다이오드로부터 상기 플로팅 확산영역으로의 광전자 펀치 현상을 억제하기 위해 상기 플로팅 확산영역 하부에서 상기 포토다이오드 방향으로 치우쳐 형성된 펀치 방지 영역
    을 포함하는 이미지센서.
  2. 제 1 항에 있어서,
    상기 포토다이오드는 상기 반도체층 표면으로부터 소저의 깊이로 확장되어 형성된 제1도전형의 제1불순물영역과, 상기 제1불순물영역의 하부로부터 소정의 깊이로 확장되어 형성된 제2도전형의 제2불순물영역을 포함하는 것을 특징으로 하는 이미지센서.
  3. 제 1 항에 있어서,
    상기 반도체층은 제1도전형의 고농도의 기판과 상기 기판 상의 제1도전형의 에피층을 포함하는 것을 특징으로 하는 이미지센서.
  4. 제1도전형의 반도체층 상에 트랜스퍼 게이트를 형성하는 단계;
    상기 트랜스퍼 게이트의 일측에 얼라인되도록 상기 반도체층 하부에 포토다이오드를 형성하는 단계;
    상기 트랜스퍼 게이트의 그 측면에 스페이서를 형성하는 단계;
    플로팅 확산영역이 형성될 상기 트랜스퍼 게이트의 타측의 상기 반도체층을 노출시키는 이온주입 마스크를 형성하는 단계;
    상기 포토다이오드로부터 상기 플로팅 확산영역으로의 광전자 펀치 현상을 억제하기 위해 상기 이온주입 마스크를 이용한 이온주입 공정을 실시하여 상기 플로팅 확산영역 하부에서 상기 포토다이오드 방향으로 치우치도록 펀치 방지 영역을 형성하는 단계; 및
    상기 이온주입 마스크를 이용한 이온주입 공정을 실시하여 트랜스퍼 게이트의 타측에서 상기 스페이서에 얼라인되며도록 상기 펀치 방지 영역 상부의 상기 반도체층에 제2도전형의 플로팅 확산영역을 형성하는 단계
    를 포함하는 이미지센서 제조 방법.
  5. 제 4 항에 있어서,
    상기 펀치 방지 영역을 형성하는 단계에서, 상기 반도체층의 수직인 면으로부터 상기 트랜스퍼 게이트의 반대 방향으로 4° ∼ 20°정도의 각도를 갖도록 틸트 이온주입을 실시하는 것을 특징으로 하는 이미지센서 제조 방법.
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