KR20060010903A - 전하운송효율을 향상시키기 위한 이미지센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 트랜스퍼 트랜지스터용 게이트전극의 양측에서의 대칭적인 스페이서 구조로 인한 전하 구동력 저하를 방지할 수 있는 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 반도체층에 형성된 게이트전극; 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 확장되어 형성된 포토다이오드; 상기 게이트전극의 측면에 형성된 스페이서; 및 상기 게이트전극의 타측에서 상기 스페이서에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장되어 형성된 제2도전형의 플로팅 확산영역을 포함하며, 상기 스페이서는 상기 포토다이오드와 인접한 게이트전극의 일측이 상기 플로팅 확산영역에 얼라인되는 게이트전극의 타측의 폭에 비해 더 큰 비대칭인 것을 특징으로 하는 이미지센서를 제공한다.
또한, 본 발명은, 제1도전형의 반도체 층에 게이트전극을 형성하는 단계; 상기 게이트전극의 일측에 얼라인된 상기 반도체층 내에 포토다이오드를 형성하는 단계; 상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트전극의 타측에서의 상기 스페이서의 폭을 일부 감소시키는 단계; 및 상기 게이트 전극의 타측에서 상기 그 폭이 감소된 상기 스페이서에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장된 제1도전형의 플로팅 확산영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
포토다이오드, 이미지센서, 전하운송효율, 트랜스퍼 게이트, 게이트전극, 비대칭 스페이서, 데드존, 저조도.
Description
도 1은 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : P++기판 101 : P-에피층
102 : 소자분리막 103 : 게이트 절연막
104 : 게이트 전도막 105 : n1-영역
106 : P0영역 108, 111 : 스페이서
112 : 플로팅 확산영역
본 발명은 이미지센서에 관한 것으로 특히, 전하운송효율을 향상시키기 위한이미지센서 및 그 제조 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이며, 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS; 이하 CMOS) 이미지센서 등이 이에 속한다.
CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다.
반면, CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CMOS 이미지센서는 높은 집적도 및 낮은 구동 전압 등의 장점에 의해 현재 휴대용 촬상 장치 등에 광범위하게 사용된다.
한편, CMOS 이미지센서의 가장 중요한 특성 항목 중 하나는 데드존(Dead zone) 특성이며, 이는 저조도의 화상 품질에 밀접한 관계를 가진다.
또한, CMOS 이미지센서의 기술 발전에 따라 화소의 사이즈가 비례적으로 감소됨에 따라 광응답 영역(Photo response region)인 포토다이오드도 상대적으로 감소하게 되고, 아울러, 구동 전압(Operation voltage)이 감소함에 따라 이미지센서 의 저조도 화상 품질이 열화되는 문제가 발생한다.
따라서, 이미지센서의 포토다이오드의 구조는 획기적인 전하 운송 효율(Charge transfer efficiency)을 개선할 수 있는 구조로의 변화가 필요하며, 저전압 및 저전위의 조건 하에서의 포토다이오드의 구조의 최적화는 당면한 문제이다.
도 1은 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도의 P++기판(10)과 P-Epi층(11)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(Fox, 12)이 형성되어 있고, 반도체층 상에 4Tr 구조의 CMOS 이미지센서의 트랜스퍼 트랜지스터(Tx)의 게이트전극이 전도막(14)/절연막(13)의 적층 구조와 그 측벽의 스페이서(17)를 포함하는 구조로 형성되어 있다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(16, 이하 P0영역이라 함)과 N형 불순물영역(15, 이하 n-영역이라 함)이 이온주입 공정에 의해 형성되어 있다. P0영역(16)과 n-영역(15)은 매립형(Buried) 포토다이오드(PD)를 이룬다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(N+)의 플로팅 확산영역(18, FD)이 형성되어 있다.
한편, 플로팅 확산영역(18, FD) 형성을 위한 이온주입 공정에 의해 LDD(Lightly Doped Drain) 구조를 갖는 NMOS 트랜지스터의 소스/드레인이 형성된다.
게이트전극의 전도막(14)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(16)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
도 1의 구조를 갖는 이미지센서의 단위화소는 수광영역인 포토다이오드(PD)와 포토다이오드(PD)에서 생성된 전자를 플로팅 확산영역(FD)으로 전송할 수 있는 능력이 요구된다.
따라서, 도 1의 구조를 갖는 이미지센서의 단위 화소에서는 포토다이오드(PD)의 n-영역(15)을 트랜스퍼 게이트(Tx)에 접하게 함으로써 트랜스퍼 게이트(Tx)에 전원전압을 가하여 전하를 전송하는 동작을 하는 경우에 포토다이오드(PD)의 n-영역(15)에 미치는 전위(Fringing field)를 커지게 하여 n-영역(15)의 전하를 잘 끌어내어 전송할 수 있도록 하고 있다.
게이트전극의 일단으로부터 P0영역(16)의 상부 또는 플로팅 확산영역(18) 상부가지 확장된 스페이서(17)의 길이는 광특성에 직접적인 영향을 끼친다. 즉, 게이트전극의 일단으로부터 P0영역(16)의 상부까지 확장된 스페이서(17)의 'A' 부분은 포토다이오드(PD)에서 생성된 광전자가 트랜스퍼 트랜지스터(Tx)의 채널로 움직일 수 있도록 적정값 이상을 유지하여야 한다.
한편, 도 1의 구조에서 P0영역(16)의 상부까지 확장된 스페이서(17)의 'A' 부분을 증가시키면 플로팅 확산영역(18)과 얼라인되는 'B' 부분까지 증가하게 된다. 즉, 'A'와 'B'는 서로 대칭 구조를 갖는다.
이는 스페이서 형성용 절연막 증착 후 실시하는 일련의 전면식각 공정을 통 해 'A'와 'B'가 동시에 형성되기 때문이다.
'B'가 증가하게 되면 트랜스퍼 트랜지스터(Tx)의 유효 채널 길이(Effective channel length)가 증가하며, 유효 채널 길이의 증가는 전하 구동력(Driving force)을 감소시킨다.
전하 구동력의 감소는 전하운송효율의 저하를 야기하므로, 저조도 상에서의 이미지가 열화된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 트랜스퍼 트랜지스터용 게이트전극의 양측에서의 대칭적인 스페이서 구조로 인한 전하 구동력 저하를 방지할 수 있는 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체층에 형성된 게이트전극; 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 확장되어 형성된 포토다이오드; 상기 게이트전극의 측면에 형성된 스페이서; 및 상기 게이트전극의 타측에서 상기 스페이서에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장되어 형성된 제2도전형의 플로팅 확산영역을 포함하며, 상기 스페이서는 상기 포토다이오드와 인접한 게이트전극의 일측이 상기 플로팅 확산영역 에 얼라인되는 게이트전극의 타측의 폭에 비해 더 큰 비대칭인 것을 특징으로 하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 층에 게이트전극을 형성하는 단계; 상기 게이트전극의 일측에 얼라인된 상기 반도체층 내에 포토다이오드를 형성하는 단계; 상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트전극의 타측에서의 상기 스페이서의 폭을 일부 감소시키는 단계; 및 상기 게이트 전극의 타측에서 상기 그 폭이 감소된 상기 스페이서에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장된 제1도전형의 플로팅 확산영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은 트랜스퍼 트랜지스터의 게이트전극 즉, 트랜스퍼 게이트의 스페이서를 비대칭적으로 배치한다. 즉, 포토다이오드와 인접하는 부분에서는 포토다이오드에서 형성된 광전자가 쉽게 트랜스퍼 트랜지스터의 채널로 이동할 수 있도록 적정 폭 이상을 갖도록 하며, 플로팅 확산영역과 인접하는 부분에서는 포토다이오드에 인접한 부분에 비해 그 폭이 작도록 한다. 플로팅 확산영역과 인접하는 부분에서 스페이서의 폭을 줄임으로써, 트랜스퍼 트랜지스터의 유효 채널 길이를 감소시키며, 이로 인해 전하 구동력을 증가시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2는 본 발명의 일실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 2를 참조하면, 고농도의 P++기판(100)과 P-Epi층(101)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(Fox, 102)이 형성되어 있고, 반도체층 상에 트랜스퍼 트랜지스터(Tx)의 게이트전극 즉, 트랜스퍼 게이트가 전도막(104)/절연막(103)의 적층 구조로 형성되어 있다. 트랜스퍼 게이트의 측벽에는 스페이서(108, 111)가 형성되어 있다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(106, 이하 P0영역이라 함)과 N형 불순물영역(105, 이하 n-영역이라 함)이 이온주입 공정에 의해 형성되어 있다. P0영역(106)과 n-영역(105)은 매립형 포토다이오드(PD)를 이룬다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(N+)의 플로팅 확산영역(112, FD)이 형성되어 있다.
한편, 플로팅 확산영역(112, FD) 형성을 위한 이온주입 공정에 의해 LDD 구조를 갖는 NMOS 트랜지스터의 소스/드레인이 형성된다.
게이트전극의 전도막(104)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이다.
포토다이오드(PD) 상부로 확장된 스페이서(108)는 트랜스퍼 게이트의 하단부로부터 통상의 폭 'A'를 갖도록 형성되어 있는 반면, 플로팅 확산영역(112)과 얼라 인되는 스페이서(111)는 'A' 보다는 좁은 'B'의 폭을 갖는다. 따라서, 스페이서 '108'과 '111'은 비대칭적으로 배치되어 있다.
'B'는 'A'에 비해 0.03㎛ ∼ 0.05㎛ 정도 작도록 하는 것이 바람직하다.
상기한 바와 같이, 포토다이오드(PD)와 인접하는 부분에서는 포토다이오드(PD)에서 형성된 광전자가 쉽게 트랜스퍼 트랜지스터(Tx)의 채널로 이동할 수 있도록 적정 폭 이상인 'A'의 폭을 갖으며, 플로팅 확산영역(112)과 얼라인되는 부분에서는 포토다이오드(PD)에 인접한 부분에 비해 그 폭이 'B'와 같이 작도록 한다. 플로팅 확산영역(112)과 인접하는 부분에서 스페이서(111)의 폭을 줄임으로써, 트랜스퍼 트랜지스터(Tx)의 유효 채널 길이를 감소시키며, 이로 인해 전하 구동력을 증가시킬 수 있다.
스페이서(108, 111)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
이하 전술한 구성을 갖는 이미지센서의 제조 공정을 살펴 본다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이 고농도 P형(P++)의 기판(100)과 P형의 에피층(P-epi, 101)이 적층된 구조를 갖는 P형의 반도체층에 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 구조의 소자분리막(102)을 형성한다.
이어서, 반도체층 상에 절연막과 전도막을 증착한 다음, 이들을 패터닝하여 게이트 전도막(104)/게이트 절연막(103) 구조의 게이트전극을 형성한다.
게이트 전도막(104)은 폴리실리콘막과, 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
이어서, 포토다이오드용 깊은 N형 불순물영역 즉, n-영역(105) 형성을 위한 이온주입 마스크(도시하지 않음)를 형성한 다음, 게이트전극에 얼라인되도록 이온주입을 공정을 실시하여 포토다이오드용 n-영역(105)을 형성한다.
이 때, 이온주입에 의한 반도체층 표면의 어택을 방지하기 위해 스크린막을 사용하나 도면의 간략화를 위해 생략하였다.
이온주입시 그 불순물 농도는 통상적인 농도에 준하여 실시하며, 그 이온주입 에너지 또한 깊은 도핑 프로파일을 갖도록 적절히 조절한다.
예컨대, 160KeV ∼ 200KeV의 이온주입 에너지를 사용한다.
이어서, 게이트전극에 얼라인되도록 이온주입을 공정을 실시하여 반도체층 표면으로 부터 확장된 P형 불순물영역(P01, 106)을 형성한다.
P형 불순물영역(P01, 106) 형성시 이온주입 마스크를 사용하거나, 사용하지 않고 블랭킷 공정으로 실시할 수도 있다.
게이트전극을 포함한 전면에 스페이서용 절연막(107)을 증착한다.
스페이서용 절연막(107)은 산화막 계열 또는 질화막 계열을 포함한다.
이어서, 도 3b에 도시된 바와 같이, 전면식각 공정을 실시하여 게이트전극의 측벽에 스페이서(108)를 형성한다.
이어서, 도 3c에 도시된 바와 같이, 플로팅 확산영역(FD)과 얼라인되는 스페이서(108)를 노출시키는 마스크 패턴(109)을 형성한다.
마스크 패턴(109)을 식각마스크로 플로팅 확산영역(FD)과 얼라인되는 스페이서(108)를 일부 식각하여 도면부호 '110'과 같이 게이트전극의 하단부로부터 확장되는 폭이 감소된 스페이서(111)를 형성한다.
이 때, 포토다이오드(PD) 상부와 인접하는 스페이서(108)에 비해 0.03㎛ ∼ 0.05㎛ 정도 작도록 하는 것이 바람직하다.
식각 시에는 습식 또는 건식의 방식을 이용할 수 있으며, 과도한 식각으로 인한 트랜지스터의 펀치 특성 열화 및 플로팅 확산영역(FD)과 트랜스퍼 트랜지스터(Tx)의 과도한 오버랩으로 인한 광 감도(Sensitivity)와 포화(Saturation) 특성 열화를 방지하기 위해 식각량을 최적화 시켜야 한다.
이어서, 이온주입 및 열 확산공정을 실시하여 스페이서(108)에 얼라인되도록 N형 및 P형 소스/드레인을 형성한다.
이 때, N형 불순물을 이온주입하여 스페이서(111)에 얼라인되며, 게이트전극을 중심으로 포토다이오드(PD)와 대향하는 고농도 N형(N+)의 플로팅 확산영역(FD, 112)을 형성한다.
스페이서(111)의 폭 감소로 인해 도면부호 '113'과 같이 플로팅 확산영역(112)이 트랜지스터와 적정 수준으로 일부 오버랩된다.
따라서, 게이트전극과 플로팅 확산영역(112)으로 이루어진 트랜스퍼 트랜지스터(Tx) 형성이 완료된다.
전술한 바와 같이 이루어지는 본 발명은, 포토다이오드와 인접하는 부분에서 는 포토다이오드에서 형성된 광전자가 쉽게 트랜스퍼 트랜지스터의 채널로 이동할 수 있도록 적정 폭 이상을 갖도록 하며, 플로팅 확산영역과 인접하는 부분에서는 포토다이오드에 인접한 부분에 비해 그 폭이 작도록 함으로써, 트랜스퍼 트랜지스터의 게이트전극 즉, 트랜스퍼 게이트의 스페이서를 비대칭적으로 배치한다.
따라서, 플로팅 확산영역과 인접하는 부분에서 스페이서의 폭을 줄임으로써, 트랜스퍼 트랜지스터의 유효 채널 길이를 감소시키며, 이로 인해 전하 구동력을 증가시켜 전하 운송 효율을 높일 수 있으며, 저조도 상에서의 화소간의 데드존(Dead zone) 특성의 균일성을 높일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 포토다이오드의 전하운송효율을 향상시킬 수 있어, 궁극적으로 이미지센서의 성능을 크게 향상시킬 수 있는 효과가 있다.
Claims (10)
- 제1도전형의 반도체층에 형성된 게이트전극;상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 확장되어 형성된 포토다이오드;상기 게이트전극의 측면에 형성된 스페이서; 및상기 게이트전극의 타측에서 상기 스페이서에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장되어 형성된 제2도전형의 플로팅 확산영역을 포함하며,상기 스페이서는 상기 포토다이오드와 인접한 게이트전극의 일측이 상기 플로팅 확산영역에 얼라인되는 게이트전극의 타측의 폭에 비해 더 큰 비대칭인 것을 특징으로 하는 이미지센서.
- 제 1 항에 있어서,상기 스페이서는 상기 게이트전극의 일측에서의 폭이 상기 게이트전극의 타측에서의 폭에 비해 0.03㎛ 내지 0.05㎛ 큰 것을 특징으로 하는 이미지센서.
- 제 1 항에 있어서,상기 스페이서는 산화막 계열 또는 질화막 계열의 절연막인 것을 특징으로 하는 이미지센서.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 반도체층은 제1도전형의 고농도의 기판과 상기 기판 상의 제1도전형의 에피층을 포함하는 것을 특징으로 하는 이미지센서.
- 제 4 항에 있어서,상기 포토다이오드는,상기 반도체층 표면으로부터 확장되어 형성된 제1도전형의 제1불순물영역과, 상기 제1불순물영역으로부터 확장되어 형성된 제2도전형의 제2불순물영역을 구비하는 것을 특징으로 하는 이미지센서.
- 제1도전형의 반도체 층에 게이트전극을 형성하는 단계;상기 게이트전극의 일측에 얼라인된 상기 반도체층 내에 포토다이오드를 형성하는 단계;상기 게이트전극의 측벽에 스페이서를 형성하는 단계;상기 게이트전극의 타측에서의 상기 스페이서의 폭을 일부 감소시키는 단계; 및상기 게이트 전극의 타측에서 상기 그 폭이 감소된 상기 스페이서에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장된 제1도전형의 플로팅 확산영역을 형성하는 단계를 포함하는 이미지센서 제조 방법.
- 제 6 항에 있어서,상기 스페이서의 폭을 일부 감소시키는 단계에서,상기 게이트전극의 타측에서의 폭이 상기 게이트전극의 일측에서의 폭에 비해 0.03㎛ 내지 0.05㎛ 작도록 하는 것을 특징으로 하는 이미지센서.
- 제 6 항 또는 제 7 항에 있어서.상기 스페이서는 질화막 계열 또는 산화막 계열인 것을 특징으로 하는 이미지센서 제조 방법.
- 제 6 항에 있어서,상기 스페이서의 폭을 일부 감소시키는 단계는,상기 게이트전극의 타측에서의 상기 스페이서를 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 상기 노출된 스페이서를 식각하는 단계를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 9 항에 있어서,상기 노출된 스페이서를 식각하는 단계에서, 습식 또는 건식의 식각 방식을 이용하는 것을 특징으로 하는 이미지센서 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020040059494A KR20060010903A (ko) | 2004-07-29 | 2004-07-29 | 전하운송효율을 향상시키기 위한 이미지센서 및 그 제조방법 |
Applications Claiming Priority (1)
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| KR1020040059494A KR20060010903A (ko) | 2004-07-29 | 2004-07-29 | 전하운송효율을 향상시키기 위한 이미지센서 및 그 제조방법 |
Publications (1)
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| KR20060010903A true KR20060010903A (ko) | 2006-02-03 |
Family
ID=37121026
Family Applications (1)
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| KR1020040059494A KR20060010903A (ko) | 2004-07-29 | 2004-07-29 | 전하운송효율을 향상시키기 위한 이미지센서 및 그 제조방법 |
Country Status (1)
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| KR (1) | KR20060010903A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9368558B2 (en) | 2007-07-04 | 2016-06-14 | Samsung Display Co., Ltd. | Organic light emitting element and method of manufacturing the same |
-
2004
- 2004-07-29 KR KR1020040059494A patent/KR20060010903A/ko not_active Application Discontinuation
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