KR20060010883A - 포인트 디펙트를 감소시킬 수 있는 이미지센서 제조 방법 - Google Patents
포인트 디펙트를 감소시킬 수 있는 이미지센서 제조 방법 Download PDFInfo
- Publication number
- KR20060010883A KR20060010883A KR1020040059463A KR20040059463A KR20060010883A KR 20060010883 A KR20060010883 A KR 20060010883A KR 1020040059463 A KR1020040059463 A KR 1020040059463A KR 20040059463 A KR20040059463 A KR 20040059463A KR 20060010883 A KR20060010883 A KR 20060010883A
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- gate electrode
- conductivity type
- spacer
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 230000007547 defect Effects 0.000 title description 7
- 230000003247 decreasing effect Effects 0.000 title 1
- 238000005468 ion implantation Methods 0.000 claims abstract description 57
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 230000008569 process Effects 0.000 claims abstract description 44
- 125000006850 spacer group Chemical group 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 claims description 14
- 238000007667 floating Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000002955 isolation Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
본 발명은 포토다이오드용 PO영역 형성을 위해 스페이서 형성 후 실시하는 이온주입시 반도체층의 어택을 방지할 수 있는 이미지센서 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 반도체 층에 게이트전극을 형성하는 단계; 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층 내부에 소정의 깊이로 확장된 제2도전형의 포토다이오드용 제1불순물영역을 형성하는 단계; 블랭킷 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장된 제1도전형의 포토다이오드용 제2불순물영역을 형성하는 단계; 상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 프로파일을 따라 스크린 산화막을 형성하는 단계; 블랭킷 이온주입 공정을 실시하여 상기 스페이서에 얼라인되어 상기 반도체층 표면으로부터 확장된 제1도전형의 포토다이오드용 제3불순물영역을 형성하는 단계; 및 이온주입 마스크를 이용한 이온주입 공정을 실시하여 MOS 트랜지스터의 소스/드레인을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
포토다이오드, 이미지센서, 전하운송효율, 트랜스퍼 게이트, 게이트전극, 스페이서, 굴곡된 프로파일을 갖는 P0영역, 스크린 산화막.
Description
도 1은 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 2는 전하전송효율을 향상시키기 위해 개선된 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 3은 개선된 종래기술에 따른 이미지센서의 제조 공정을 도시한 플로우 챠트.
도 4는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 플로우 챠트.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
500 : P++기판 501 : P-에피층
502 : 소자분리막 503 : 게이트 전도막
505 : n-영역 506 : P01영역
507 : 스페이서 508 : 스크린 산화막
510 : P02영역 513 : 플로팅 확산영역
514 : N형 소스/드레인 515 : 이온주입 마스크
516 : P형 불순물 이온주입 공정 517 : P형 소스/드레인
본 발명은 이미지센서에 관한 것으로 특히, 포토다이오드가 형성되는 기판에서의 포인트 디펙트(Point defect)를 감소시킬 수 있는 이미지센서 제조 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이며, 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS; 이하 CMOS) 이미지센서 등이 이에 속한다.
CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다.
반면, CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CMOS 이미지센서는 높은 집적도 및 낮은 구동 전압 등의 장점에 의해 현재 휴대용 촬상 장치 등에 광범위하게 사용된다.
한편, CMOS 이미지센서의 가장 중요한 특성 항목 중 하나는 데드존(Dead zone) 특성이며, 이는 저조도의 화상 품질에 밀접한 관계를 가진다.
또한, CMOS 이미지센서의 기술 발전에 따라 화소의 사이즈가 비례적으로 감소됨에 따라 광응답 영역(Photo response region)인 포토다이오드도 상대적으로 감소하게 되고, 아울러, 구동 전압(Operation voltage)이 감소함에 따라 이미지센서의 저조도 화상 품질이 열화되는 문제가 발생한다.
따라서, 이미지센서의 포토다이오드의 구조는 획기적인 전하 운송 효율(Charge transfer efficiency)을 개선할 수 있는 구조로의 변화가 필요하며, 저전압 및 저전위의 조건 하에서의 포토다이오드의 구조의 최적화는 당면한 문제이다.
<종래기술>
도 1은 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도의 P++기판(10)과 P-Epi층(11)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(12)이 형성되어 있고, 반도체층 상에 4Tr 구조의 CMOS 이미지센서의 트랜스퍼 게이트(Tx)를 이루는 게이트전극이 전도막(14)/절연막(13)의 적층 구조와 그 측벽의 스페이서(16)를 포함하는 구조로 형성되어 있다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(17, 이하 P0 영역이라 함)과 N형 불순물영역(15, 이하 n-영역이라 함)을 구비하는 포토다이오드(PD)가 이온주입 등의 공정을 통해 형성되어 있다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(n+)의 플로팅 확산영역(18, FD)이 형성되어 있다.
게이트전극의 전도막(14)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(16)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
도 1의 구조를 갖는 이미지센서의 단위화소는 수광영역인 포토다이오드(PD)와 포토다이오드(PD)에서 생성된 전자를 플로팅 확산영역(FD)으로 전송할 수 있는 능력이 요구된다.
따라서, 도 1의 구조를 갖는 이미지센서의 단위 화소에서는 포토다이오드(PD)의 n-영역(15)을 트랜스퍼 게이트(Tx)에 접하게 함으로써 트랜스퍼 게이트(Tx)에 전원전압을 가하여 전하를 전송하는 동작을 하는 경우에 포토다이오드(PD)의 n-영역(15)에 미치는 전위(Fringing field)를 커지게 하여 n-영역(15)의 전하를 잘 끌어내어 전송할 수 있도록 하고 있다.
한편, 전술한 도 1에서의 n-영역(15)은 게이트전극 패턴(Tx)의 일측에 얼라인되어 있는 바, 이 경우 P0영역(17)의 확산으로 인해 n-영역(15)과 게이트전극의 채널 부분과의 통로에 전위 장벽이 형성되어 전하운송을 방해하게 되므로 전하운송효율이 감소하게 된다.
또한, 전위장벽의 형성은 플로팅 확산영역(18)으로 전송되지 않는 전자가 발 생하기 때문에 이미지센서의 특성을 열화시키게 된다.
<개선된 종래기술>
상기한 문제를 해결하기 위해 P0영역의 프로파일을 변화시켜 포토다이오드의 전위 분포를 변화시키고자 하는 노력이 강구되었다.
도 2는 전하전송효율을 향상시키기 위해 개선된 종래기술에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
여기서, 전술한 도 1과 동일한 구성요소에 대해서는 동일 부호를 사용하였으며, 그 구체적인 설명은 생략한다.
도 2의 (A)의 경우 도 1과 달리 P0영역을 P01영역(15)과 P02(18)로 분리하여 P01(15)의 경우 게이트전극의 스페이서(17) 형성 전에 이온주입을 실시함으로써 게이트전극의 측면에 얼라인되도록 형성하며, P02(18)의 경우 스페이서(16) 형성 후 이온주입을 실시함으로써 스페이서(16)의 프로파일이 하부된 전사된 형태를 갖도록 한다.
따라서, P01영역(15)과 P02영역(18)에 의해 전체 P0영역은 스페이서와 얼라인되는 부분에서 프로파일 상에 굴곡을 갖게 된다.
도 2의 (b)는 이러한 P0영역의 굴곡으로 인한 전위 분포를 개략적으로 나타낸다. 이렇듯 전위 분포가 계단 형상을 가짐으로 인해 종래기술에 비해 화살표 방향으로 표시한 전자의 이동이 수월해진다.
도 3은 개선된 종래기술에 따른 이미지센서의 제조 공정을 도시한 플로우 챠트로서, 이를 참조하여 개선된 종래기술에 따른 이미지센서의 제조 공정을 간략히 살펴 본다.
트랜스퍼 게이트 등을 내포하는 게이트전극을 형성한 다음, 게이트전극의 측면에 얼라인되는 깊은 이온주입 공정을 실시하여 포토다이오드의 N형의 불순물 영역 즉, n-영역을 형성한다.
이어서, 블랭킷 이온주입 공정을 실시하여 n-영역 상부의 기판 표면 하부에 게이트전극에 얼라인된 포토다이오드용 P형 제1불순물영역 즉, P01영역을 형성한다(S301). 이어서, 게이트전극 측면에 스페이서를 형성한 다음(S302), 전면에 스크린 산화막을 형성한다(S303).
이어서, N형의 불순물 이온주입 공정을 실시하여(S304), 고농도의 N형(N+) 플로팅 확산영역과 LDD(Lightly Doped Drain) 구조를 갖는 NMOS 트랜지스터의 소스/드레인을 형성한다.
이어서, P형의 불순물 이온주입 공정을 실시하여(S305), 고농도의 P형(P+)으로 LDD 구조를 갖는 PMOS 트랜지스터의 소스/드레인을 형성한다.
이 때, 물론 이온주입 마스크를 이용하고, 이온주입 후 마스크 제거를 위한 스트립 공정을 진행한다.
이어서, 블랭킷 이온주입 공정을 실시하여 포토다이오드의 P형 제2불순물영역을 형성한다(S306). 제2불순물영역은 게이트 스페이서의 프로파일이 기판에 전사된 프로파일을 가지므로 포토다이오드용 P형 불순물영역은 도 2에 도시된 바와 같이 게이트 스페이서를 기준으로 P형 불순물의 농도가 변하는 농도 구배를 갖게된다.
상기한 도 3의 플로우 챠트에서 알 수 있듯이, 개선된 종래기술에서 제2불순물영역 형성시 사용되는 스크린산화막은 플로팅 확산영역과 N및 P형 소스/드레인 형성 공정시에도 스크린 역할을 해오던 것이므로, 복수의 이온주입 등의 공정에 의해 어택이 발생하여 스크린 산화막으로서의 역할을 거의 하지 못한다.
특히, 포토다이오드용 P형 불순물영역의 경우 광감도 및 암신호 발생과 밀접한 관련이 있으므로, P형 제2불순물 형성시 기판의 어택은 이미지센서의 동작에 치명적인 영향을 미칠 수 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 포토다이오드용 PO영역 형성을 위해 스페이서 형성 후 실시하는 이온주입시 반도체층의 어택을 방지할 수 있는 이미지센서 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 층에 게이트전극을 형성하는 단계; 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층 내부에 소정의 깊이로 확장된 제2도전형의 포토다이오드용 제1불순물영역을 형성하는 단계; 블랭킷 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장된 제1도전형의 포토다이오드용 제2불순물영역을 형성하는 단계; 상기 게이트전극의 측벽에 스 페이서를 형성하는 단계; 상기 스페이서가 형성된 프로파일을 따라 스크린 산화막을 형성하는 단계; 블랭킷 이온주입 공정을 실시하여 상기 스페이서에 얼라인되어 상기 반도체층 표면으로부터 확장된 제1도전형의 포토다이오드용 제3불순물영역을 형성하는 단계; 및 이온주입 마스크를 이용한 이온주입 공정을 실시하여 MOS 트랜지스터의 소스/드레인을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은 포토다이오드용 P0영역의 농도 구배를 통해 전하운송효율을 증가시키는 구조 형성시, 스페이서 형성 후 실시하는 2차 P형 불순물영역 형성 공정을 플로팅 확산영역과 NMOS 및 PMOS 트랜지스터의 소스/드레인 형성 공정 전 즉, 스크린 산화막의 어택이 없는 상태에서 진행한다.
이로 인해 별도의 추가 공정없이 반도체층의 어택으로 인한 포토다이오드의 포인트 디펙트를 감소시켜 P0영역의 농도 구배를 형성할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 4는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 플로우 챠트로서, 이를 참조하여 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 간략히 살펴 본다.
트랜스퍼 게이트 등을 내포하는 게이트전극을 형성한 다음, 게이트전극의 측면에 얼라인되는 깊은 이온주입 공정을 실시하여 포토다이오드의 N형의 불순물 영역 즉, n-영역을 형성한다.
이어서, 블랭킷 이온주입 공정을 실시하여 n-영역 상부의 기판 표면 하부에 게이트전극에 얼라인된 포토다이오드용 P형 제1불순물영역 즉, P01영역을 형성한다(S401). 이어서, 게이트전극 측면에 스페이서를 형성한 다음(S402), 전면에 스크린 산화막을 형성한다(S403).
이어서, 블랭킷 이온주입 공정을 실시하여 포토다이오드의 P형 제2불순물영역을 형성한다(S404). 제2불순물영역은 게이트 스페이서의 프로파일이 기판에 전사된 프로파일을 가지므로 포토다이오드용 P형 불순물영역은 도 2에 도시된 바와 같이 게이트 스페이서를 기준으로 P형 불순물의 농도가 변하는 농도 구배를 갖게된다.
이어서, N형의 불순물 이온주입 공정을 실시하여(S405), 고농도의 N형(N+) 플로팅 확산영역과 LDD 구조를 갖는 NMOS 트랜지스터의 소스/드레인을 형성한다.
이어서, P형의 불순물 이온주입 공정을 실시하여(S406), 고농도의 P형(P+)으로 LDD 구조를 갖는 PMOS 트랜지스터의 소스/드레인을 형성한다.
이 때, 물론 이온주입 마스크를 이용하고, 이온주입 후 마스크 제거를 위한 스트립 공정을 진행한다.
상기한 도 4의 플로우 챠트에서 알 수 있듯이, 본 발명에서는 포토다이오드용 P형의 제2불순물영역 형성을 위한 이온주입 공정을 플로팅 확산영역과 N및 P형 소스/드레인 형성 공정 전에 실시함으로써, 스크린 산화막의 어택이 없는 상태에서 포토다이오드를 형성할 수 있어, 이온주입에 의한 반도체층의 어택을 방지하여 포인트 디펙트 발생을 억제할 수 있다.
이어서, 도 4의 플로우 챠트를 이용한 실제 이미지센서의 제조 공정을 살펴 본다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 이미지센서의 제조 공정을 도시한 단면도이다.
먼저, 도 5a에 도시된 바와 같이 고농도 P형(P++)의 기판(500)과 P형의 에피층(P-epi, 501)이 적층된 구조를 갖는 P형의 반도체층에 소자분리막(502)을 형성한다.
소자분리막(502)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 구조 등을 포함한다.
이어서, 반도체층 상에 절연막과 전도막을 증착한 다음, 이들을 패터닝하여 게이트 전도막(503)/게이트 절연막(도시하지 않음) 구조의 게이트전극을 형성한다.
게이트 전도막(503)은 폴리실리콘막과, 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
이어서, 포토다이오드용 깊은 N형 불순물영역 즉, n-영역(505) 형성을 위한 이온주입 마스크(도시하지 않음)를 형성한 다음, 게이트전극(Tx)에 얼라인되도록 이온주입을 공정을 실시하여 포토다이오드용 n-영역(505)을 형성한다.
이어서, 이온주입 마스크를 제거한다.
이 때, 이온주입에 의한 반도체층 표면의 어택을 방지하기 위해 스크린막을 사용하나 도면의 간략화를 위해 생략하였다.
이온주입시 그 불순물 농도는 통상적인 농도에 준하여 실시하며, 그 이온주입 에너지 또한 깊은 도핑 프로파일을 갖도록 적절히 조절한다.
이어서, 블랭킷 이온주입 공정을 실시하여 게이트전극(Tx)에 얼라인되며 반도체층 표면으로부터 확장된 P형 불순물영역(P01, 506)을 형성한다.
여기서, PD는 포토다이오드 형성 영역을 나타내고, Tx는 트랜스퍼 게이트를 나타내며, NMOS와 PMOS는 각각 NMOS 트랜지스터와 PMOS 트랜지스터의 형성 영역을 나타내며, FD는 플로팅 확산영역을 나타낸다.
한편, NMOS 트랜지스터 형성 영역의 반도체층 하부에는 P웰이 형성되고, PMOS 트랜지스터 형성 영역의 반도체층 하부에는 N웰이 형성되는 바, 도면의 간략화를 위해 생략하였다. 또한, NMOS 트랜지스터와 PMOS 트랜지스터의 각 측면의 반도체층에는 각각의 게이트전극 형성 후 실시하는 N형 및 P형 불순물 이온주입 공정에 의해 소스/드레인이 형성된다.
이어서, 도 5b에 도시된 바와 같이, 게이트전극을 포함한 전면에 스페이서용 절연막을 증착한 다음, 전면식각 공정을 실시하여 게이트전극의 측벽에 스페이서(507)를 형성한다.
스페이서용 절연막은 산화막 계열 또는 질화막 계열을 포함한다.
이어서, 이온주입 공정시 반도체층 표면의 어택 방지를 위해 전면에 스크린 산화막(508)을 형성한다.
스크린 산화막(508)의 예로는 고온 저압 공정에 의한 산화막 일명, HLD(High Temperature Low Pressure Dielectric)를 사용한다.
이어서, 블랭킷 이온주입 공정(509)을 실시하여 스페이서(507)에 얼라인된 포토다이오드용 P형 불순물영역(P02, 510) 형성한다.
이어서, 도 5c에 도시된 바와 같이, N형 불순물 이온주입을 위한 이온주입 마스크(511)를 형성한다.
이온주입 마스크(511)를 이용한 이온주입 공정(512)을 실시하여 스페이서(507)에 얼라인되는 고농도 N형(N+)의 NMOS의 소스/드레인(514)과 플로팅 확산영역(513)을 형성한다.
한편, NMOS의 소스/드레인(514)은 게이트전극 형성 후 일차로 이온주입을 실시한 상태이기 때문에 스페이서(507)의 프로파일이 하부로 전사된 이중 프로파일 즉, LDD 구조를 갖게 된다.
이어서, 이온주입 마스크(511)를 제거한다.
도 5d에 도시된 바와 같이, P형 불순물 이온주입을 위한 이온주입 마스크(515)를 형성한다.
이온주입 마스크(515)를 이용한 이온주입 공정(516)을 실시하여 스페이서(507)에 얼라인되는 고농도 P형(P+)의 PMOS의 소스/드레인(517)를 형성한다.
한편, PMOS의 소스/드레인(517)은 게이트전극 형성 후 일차로 이온주입을 실시한 상태이기 때문에 스페이서(507)의 프로파일이 하부로 전사된 이중 프로파일 즉, LDD 구조를 갖게 된다.
전술한 바와 같이 이루어지는 본 발명은, 포토다이오드용 P0영역의 농도 구배를 통해 전하운송효율을 증가시키는 구조 형성시, 스페이서 형성 후 실시하는 2차 P형 불순물영역 형성 공정을 플로팅 확산영역과 NMOS 및 PMOS 트랜지스터의 소스/드레인 형성 공정 전 즉, 스크린 산화막의 어택이 없는 상태에서 진행함으로써, 별도의 추가 공정없이 반도체층의 어택으로 인한 포토다이오드의 포인트 디펙트를 감소시켜 P0영역의 농도 구배를 형성할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 포토다이오드의 포인트 디펙트를 감소시킬 수 있어, 포인트 디펙트로 인한 암신호 발생을 억제하며, 공정의 안정화를 기할 수 있는 효과가 있다.
Claims (5)
- 제1도전형의 반도체 층에 게이트전극을 형성하는 단계;이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층 내부에 소정의 깊이로 확장된 제2도전형의 포토다이오드용 제1불순물영역을 형성하는 단계;블랭킷 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장된 제1도전형의 포토다이오드용 제2불순물영역을 형성하는 단계;상기 게이트전극의 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 프로파일을 따라 스크린 산화막을 형성하는 단계;블랭킷 이온주입 공정을 실시하여 상기 스페이서에 얼라인되어 상기 반도체층 표면으로부터 확장된 제1도전형의 포토다이오드용 제3불순물영역을 형성하는 단계; 및이온주입 마스크를 이용한 이온주입 공정을 실시하여 MOS 트랜지스터의 소스/드레인을 형성하는 단계를 포함하는 이미지센서 제조 방법.
- 제 1 항에 있어서,상기 소스/드레인을 형성하는 단계는,제2도전형의 불순물을 이온주입하여 제2도전형 소스/드레인을 형성하는 단계와, 제1도전형의 불순물을 이온주입하여 제1도전형의 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 2 항에 있어서,상기 제2도전형의 소스/드레인을 형성하는 단계에서,상기 게이트 전극의 타측에서 상기 스페이서에 얼라인되어 상기 반도체층의 표면으로부터 소정의 깊이로 확장된 제1도전형의 플로팅 확산영역을 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 2 항에 있어서,상기 게이트전극을 형성하는 단계 후,MOS 트랜지스터가 형성될 영역에서 상기 게이트전극의 측면에 제1도전형 및 제2도전형의 물순물을 각각 이온주입하는 단계를 더 포함하며.상기 소스/드레인을 형성하는 단계에서 상기 소스/드레인은 상기 스페이서에 의해 LDD(Lightly Doped Drain) 구조를 갖는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 1 항에 있어서,상기 반도체층은 제1도전형의 고농도의 기판과 상기 기판 상의 제1도전형의 에피층을 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040059463A KR20060010883A (ko) | 2004-07-29 | 2004-07-29 | 포인트 디펙트를 감소시킬 수 있는 이미지센서 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040059463A KR20060010883A (ko) | 2004-07-29 | 2004-07-29 | 포인트 디펙트를 감소시킬 수 있는 이미지센서 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060010883A true KR20060010883A (ko) | 2006-02-03 |
Family
ID=37121010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040059463A KR20060010883A (ko) | 2004-07-29 | 2004-07-29 | 포인트 디펙트를 감소시킬 수 있는 이미지센서 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060010883A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718775B1 (ko) * | 2005-11-08 | 2007-05-16 | 매그나칩 반도체 유한회사 | 이미지 센서 및 그 제조방법 |
-
2004
- 2004-07-29 KR KR1020040059463A patent/KR20060010883A/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718775B1 (ko) * | 2005-11-08 | 2007-05-16 | 매그나칩 반도체 유한회사 | 이미지 센서 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100997326B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR100760913B1 (ko) | 씨모스 이미지 센서 및 이의 제조 방법 | |
| KR100959435B1 (ko) | 이미지 센서 및 그 제조방법 | |
| US7361527B2 (en) | Image sensor with improved charge transfer efficiency and method for fabricating the same | |
| US7344964B2 (en) | Image sensor with improved charge transfer efficiency and method for fabricating the same | |
| KR100893054B1 (ko) | 크로스토크를 방지할 수 있는 이미지센서 및 그 제조 방법 | |
| KR20070029369A (ko) | 암전류 발생을 억제할 수 있는 이미지센서 제조 방법 | |
| KR100790208B1 (ko) | 이미지센서 제조 방법 | |
| US20060273360A1 (en) | CMOS image sensor and method for manufacturing the same | |
| KR100535911B1 (ko) | 시모스 이미지 센서 및 그 제조방법 | |
| KR100790287B1 (ko) | 이미지센서 제조 방법 | |
| KR20040008056A (ko) | 소자 격리 특성을 향상시킨 이미지센서 및 그 제조 방법 | |
| KR100677044B1 (ko) | 이미지센서 제조 방법 | |
| KR20060010883A (ko) | 포인트 디펙트를 감소시킬 수 있는 이미지센서 제조 방법 | |
| KR100535920B1 (ko) | 시모스 이미지 센서의 제조방법 | |
| KR20020058919A (ko) | 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법 | |
| KR100664850B1 (ko) | 전하운송효율을 향상시키기 위한 이미지센서 제조 방법 | |
| KR20060010903A (ko) | 전하운송효율을 향상시키기 위한 이미지센서 및 그 제조방법 | |
| KR100790286B1 (ko) | 이미지센서 제조 방법 | |
| KR20060010895A (ko) | 전하운송효율을 향상시키기 위한 이미지센서 및 제조 방법 | |
| KR20060010902A (ko) | 광전자 펀치 현상을 억제할 수 있는 이미지센서 및 그제조 방법 | |
| KR20030001139A (ko) | 포토다이오드 형성 방법 | |
| KR20040003961A (ko) | 이미지센서 및 그 제조방법 | |
| KR20030001141A (ko) | 이미지센서 제조 방법 | |
| KR20060010906A (ko) | Ｌ자 형상의 스페이서를 갖는 이미지센서 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |