KR100997326B1 - 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지 센서는, 반도체 기판 상에 형성된 게이트; 상기 게이트 하부에 배치된 제1 p형 도핑영역 및 제2 p형 도핑영역; 상기 제1 p형 도핑영역의 일측에 접하도록 상기 반도체 기판의 얕은 영역에 형성된 제3 p형 도핑영역; 상기 제3 p형 도핑영역의 일측에 접하도록 상기 반도체 기판의 얕은 영역에 형성된 제4 p형 도핑영역; 상기 제1 p형 도핑영역, 제3 p형 도핑영역 및 제4 p형 도핑영역 하부에 형성되도록 상기 반도체 기판의 깊은 영역 형성된 n형 도핑영역; 및 상기 제2 p형 도핑영역에 접하도록 상기 반도체 기판의 표면에 형성된 플로팅 확산영역을 포함한다.
이미지 센서, 포토다이오드,

Description

이미지 센서 및 그 제조방법{Image Sensor and Methof for Manufacturing Thereof}
실시예에서는 이미지 센서 및 그 제조방법을 개시한다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS)를 이미지 센서(CIS)를 포함한다.
씨모스 이미지 센서는 제어회로(control circuit) 및 신호 처리 회로(signal processing circuit)를 주변 회로로 사용하는 CMOS 기술을 이용하여 화소(pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
씨모스 이미지 센서는 빛을 받아 광 전하를 생성하는 1개의 포토다이오드와 MOS 트랜지스터를 포함한다.
MOS 트랜지스터는 포토다이오드와 연결되어 모아진 광전하를 플로팅 확산부로 운송하는 트랜스퍼 트랜지스터와, 원하는 값으로 플로팅 확산부의 전위를 세팅하고 전하를 배출시켜 플로팅 확산부를 리셋시키는 리셋 트랜지스터와, 플로팅 확 산부의 전압이 게이트로 인가되어 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 억세스 트랜지스터 및 스위칭(Switching) 역할로 어드레싱(Addressing) 역할을 수행하는 셀렉트 트랜지스터로 구성된다.
이들 중 트랜스퍼 트랜지스터는 게이트, 전하를 이동시키는 채널 및 플로팅 확산부로 사용되는 드레인(이하 플로팅 확산부라 한다.)을 포함한다.
트랜스퍼 트랜지스터의 동작을 개략적으로 설명하면, 먼저, 포토 다이오드에 광이 전달된 후 광 전하 발생되면, 트랜스퍼 트랜지스터의 게이트가 턴온된다. 그러면, 채널에 의해 조절되는 문턱전압이 낮아져 포토 다이오드에서 생성된 전하는 채널을 통해 플로팅 확산부로 이동된다.
이미지 센서에서 트랜스퍼 게이트의 채널과 포토다이오드 소스의 n형 도핑영역 사이의 전송 특성은 좋아야 하고 트랜지스터가 오프될 때 채널에 존재하던 전하가 포토다이오드 쪽으로 역류하는 것을 방지하여야 전자전송특성이 향상될 수 있다. 특히, 전자들이 포토다이오드 방향으로 전하들이 역류하면 잡음이나 이미지 래그(image lagging) 현상을 야기시킬 수 있다.
실시예에서는 채널영역의 도핑농도를 조절하여 전자 전송 효율을 향상시킬 수 있는 이미지 센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지 센서는, 반도체 기판 상에 형성된 게이트; 상기 게이트 하부에 배치된 제1 p형 도핑영역 및 제2 p형 도핑영역; 상기 제1 p형 도핑영역의 일측에 접하도록 상기 반도체 기판의 얕은 영역에 형성된 제3 p형 도핑영역; 상기 제3 p형 도핑영역의 일측에 접하도록 상기 반도체 기판의 얕은 영역에 형성된 제4 p형 도핑영역; 상기 제1 p형 도핑영역, 제3 p형 도핑영역 및 제4 p형 도핑영역 하부에 형성되도록 상기 반도체 기판의 깊은 영역 형성된 n형 도핑영역; 및 상기 제2 p형 도핑영역에 접하도록 상기 반도체 기판의 표면에 형성된 플로팅 확산영역을 포함한다.
실시예에 따른 이미지 센서의 제조방법은, 반도체 기판 내부의 깊은 영역에 n형 도핑영역을 형성하는 단계; 상기 n형 도핑영역 상부에 형성되도록 상기 반도체 기판의 얕은 영역에 제1 p형 도핑영역을 형성하는 단계; 상기 제1 p형 도핑영역 타측의 반도체 기판의 얕은 영역에 제2 p형 도핑영역을 형성하는 단계; 상기 제1 p형 도핑영역 및 제2 p형 도핑영역의 상부에 게이트를 형성하는 단계; 상기 제1 p형 도핑영역 일측의 반도체 기판의 얕은 영역에 제3 p형 도핑영역을 형성하는 단계; 상기 제3 p형 도핑영역 일측의 반도체 기판의 얕은 영역에 제4 p형 도핑영역을 형성 하는 단계; 상기 제2 도핑영역의 타측에 플로팅 확산영역을 형성하는 단계를 포함한다.
실시예에 따른 이미지 센서 및 그 제조방법에 의하면, 채널영역의 도핑농도를 조절하여 전자전송효율을 향상시킬 수 있다. 즉, 트랜스퍼 트랜지스터의 문턱전압을 제어하는 채널영역을 포토다이오드와 연결되는 부분의 도핑농도를 높게하고 플로팅 확산 영역에 연결되는 채널영역의 도핑농도를 낮게하여 채널 영역의 전하가 포토다이오드로 역유입되는 것을 방지하여 잡음 및 이미지 래깅을 방지할 수 있다.
실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하도록 한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 5는 실시예에 따른 이미지 센서를 도시한 단면도이다.
실시예에 따른 이미지 센서는, 반도체 기판(10) 상에 형성된 게이트(60)와, 상기 게이트(60) 하부에 배치된 제1 p형 도핑영역(50) 및 제2 p형 도핑영역(110) 과, 상기 제1 p형 도핑영역(50)의 일측에 접하도록 상기 반도체 기판(10)의 얕은 영역에 형성된 제3 p형 도핑영역(70)과, 상기 제3 p형 도핑영역(70)의 일측에 접하도록 상기 반도체 기판(10)의 얕은 영역에 형성된 제4 p형 도핑영역(80)과, 상기 제1 p형 도핑영역(50), 제3 p형 도핑영역(70) 및 제4 p형 도핑영역(80) 하부에 형성되도록 상기 반도체 기판(10)의 깊은 영역 형성된 n형 도핑영역(40)과, 상기 제2 p형 도핑영역(110)에 접하도록 상기 반도체 기판(10)의 표면에 형성된 플로팅 확산영역(100)을 포함한다.
상기 반도체 기판(10)은 고농도의 p형 기판(p++)일 수 있고, 상기 반도체 기판(10) 상에는 에피택셜(epitaxial) 공정을 실시하여 저농도의 p형 에피층(p-Epi)이 배치될 수 있다. 상기 반도체 기판(10)에는 액티브 영역 및 필드 영역을 분리하는 소자분리막(20)이 배치된다.
상기 n형 도핑영역(40)의 양측에는 제1 p형 웰영역(31) 및 제2 p형 웰영역(32)이 형성되어 상기 n형 도핑영역(40)을 격리시킬 수 있다.
또한, 상기 n형 도핑영역(40)의 상부에는 제1 내지 제4 p형 도핑영역(50,110,70,80)이 형성되어 상기 반도체 기판(10)의 표면으로부터 상기 n형 도핑영역(40)을 격리시킬 수 있다.
상기 게이트(60)는 상기 n형 도핑영역(40)과 상기 제2 p형 웰영역(32)이 접하는 영역상에 형성될 수 있다. 또한, 상기 게이트(60)와 상기 n형 도핑영역(40) 사이에는 제1 p형 도핑영역(50)이 배치되어 상기 n형 도핑영역(40)과 상기 게이트(60)는 격리될 수 있다. 따라서, 상기 제1 p형 도핑영역(50)과 제2 p형 웰영 역(32)은 인접할 수 있다.
이에 따라, 상기 게이트(60) 하부의 제2 p형 웰영역(32)이 상기 제2 p형 도핑영역(110)으로 정의된다. 따라서, 상기 제2 p형 도핑영역(110)과 제2 p형 웰영역(32)은 동일한 불순물 농도로 형성될 수 있다.
상기 게이트(60) 하부의 제1 p형 도핑영역(50) 및 제2 p형 도핑영역(110)은 채널영역일 수 있다. 또한, 상기 제1 p형 도핑영역(50)은 상기 제2 p형 도핑영역(110)보다 높은 불순물 농도를 가질 수 있다. 또한, 상기 제3 p형 도핑영역(70)은 상기 제1 p형 도핑영역(50)보다 불순물 농도가 높게 형성된다. 또한, 상기 제4 p형 도핑영역(80)은 상기 제3 p형 도핑영역(70)보다 불순물 농도가 높게 형성된다. 즉, 제2 p형 도핑영역(110), 제1 p형 도핑영역(50), 제3 p형 도핑영역(70) 및 제4 p형 도핑영역(80)으로 갈수록 p형 불순물의 농도가 높게 형성된다.
그러면 상기 n형 도핑영역(40)을 포함하는 포토다이오드 쪽의 문턱전압이 상기 플로팅 확산영역(100)의 문턱전압보다 높게 형성되어 채널영역을 전하가 포토다이오드로 역유입되는 것을 방지할 수 있다. 따라서, 이미지 센서의 노이즈 특성 및 이미지 래깅 특성을 개선하여 품질을 향상시킬 수 있다.
또한, 상기 n형 도핑영역(40)과 상기 게이트(60)가 오버랩되는 영역이 확장되어 전자전송효율을 향상시킬 수 있다.
도 1 내지 도 6을 참조하여 실시예의 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 상기 반도체 기판(10)에 포토다이오드의 n형 도핑영역(40) 및 제1 p형 도핑영역(50)이 형성된다.
상기 반도체 기판(10)은 고농도의 p형 기판(p++)일 수 있고, 상기 반도체 기판(10) 상에는 에피택셜(epitaxial) 공정을 실시하여 저농도의 p형 에피층(p-Epi)이 형성될 수 있다.
상기 반도체 기판(10)의 일정영역에 액티브 영역과 필드 영역을 정의하는 복수개의 소자분리막(20)이 형성된다. 상기 소자분리막(20)은 STI 공정에 의하여 형성될 수 있다.
상기 반도체 기판(10)에는 n형 도핑영역(40)을 격리(isolation) 시키기 위하여 제1 p형 웰영역(31) 및 제2 p형 웰영역(32)이 형성된다. 상기 제1 p형 웰영역(31)은 상기 n형 도핑영역(40)과 상기 소자분리막(20)이 이격되도록 상기 소자분리막(20)을 감싼 형태로 형성될 수 있다. 상기 제2 p형 웰영역(32)은 상기 제1 p형 웰영역(31)과 이격되어 형성될 수 있다. 상기 제1 p형 웰영역(31)과 제2 p형 웰영역(32)에 의하여 포토다이오드의 n형 도핑영역(40)이 정의될 수 있다. 상기 제1 및 제2 p형 도핑영역(31,32)는 저농도의 p형 불순물(p0)로 형성될 수 있다.
상기 반도체 기판(10) 상에 포토다이오드의 n형 도핑영역을 정의하는 제1 포토레지스트 패턴(210)이 형성된다. 상기 제1 포토레지스트 패턴(210)은 상기 제1 p형 웰영역(31) 및 제2 p형 웰영역(32) 사이의 반도체 기판(10) 표면을 노출시킬 수 있다.
그리고, 상기 제1 포토레지스트 패턴(210)을 이온주입 마스크로 사용하여 n형 불순물을 이온주입한다. 예를 들어, 상기 n형 도핑영역(40)은 인(phosphorus)이온을 50keV~ 300keV의 에너지로 이온주입하여 형성할 수 있다. 또는 상기 n형 도핑 영역(40)은 아세닉(arsenic) 이온을 80keV~ 360keV의 에너지로 이온주입하여 형성할 수 있다.
따라서, 상기 n형 도핑영역(40)은 상기 제1 p형 웰영역(31)과 제2 p형 웰영역(32) 사이에 형성될 수 있다. 또한, 상기 n형 도핑영역(40)을 형성하는 n형 불순물은 고에너지에 의하여 이온주입되므로 상기 반도체 기판(10)의 깊은 영역까지 형성될 수 있다.
이후, 추가적으로 어닐링 공정을 진행하여 상기 n형 도핑영역(40)에 형성된 불순물물을 확산시킬 수 있다. 이러한 어닐링 공정은 불순물 주입후 진행되는 것이므로 이하의 설명에서는 생략한다.
상기 반도체 기판(10) 표면에 문턱 전압을 조절하고 전하를 이동시키기 위하여 p0 이온을 주입하여 제1 p형 도핑영역(50)이 형성된다. 상기 제1 p형 도핑영역(50)은 상기 제1 포토레지스트 패턴(210)을 이온주입 마스크로 사용하여 저농도의 p형 불순물(p0)을 이온주입하여 형성할 수 있다. 상기 제1 p형 도핑영역(50)은 상기 n형 도핑영역(40)의 이온주입 에너지보다 작은 에너지로 이온주입되므로 상기 제1 p형 도핑영역(50)은 상기 반도체 기판(10)의 얕은 영역에 형성될 수 있다. 즉, 상기 제1 p형 도핑영역(50)은 상기 n형 도핑영역(40)에 대응하는 상기 반도체 기판(10)의 표면에 형성될 수 있다. 예를 들어, 상기 제1 p형 도핑영역(50)은 BF2 이온을 5keV~80keV의 에너지로 이온주입하여 형성할 수 있다. 또는 상기 제1 p형 도핑영역(50)은 보론이온을 1.5keV~30keV의 에너지로 이온주입하여 형성할 수 있다.
따라서, 도 1에 도시된 바와 같이 상기 소자분리막(20)에 의하여 액티브 영 역으로 정의된 상기 반도체 기판(10)의 표면에는 제1 p형 웰영역(31), 제1 p형 도핑영역(50) 및 제2 p형 웰영역(32)이 순서대로 위치될 수 있다. 즉, 상기 반도체 기판(10)의 표면 영역에는 상기 제1 p형 도핑영역(50)과 상기 제2 p형 웰영역(32)은 인접하도록 형성될 수 있다. 또한, 상기 제1 p형 도핑영역(50) 하부의 n형 도핑영역(40)은 상기 제2 p형 웰영역(32)과 인접하도록 형성될 수 있다.
상기 제1 p형 도핑영역(50)은 상기 제2 p형 웰영역(32)의 불순물보다 높은 불순물 농도를 가질 수 있다. 이것은 상기 제1 p형 도핑영역(50) 형성시 도펀트를 조절할 수도 있기 때문이다. 또는 상기 제1 p형 도핑영역(50)은 상기 n형 도핑영역(40) 상으로 이온주입되는 것이므로 상기 제2 p형 웰영역(32)보다 높은 불순물 농도를 가질 수 있다.
실시예에서는 상기 제1 p형 웰영역(31) 및 제2 p형 웰영역(32)을 형성한 다음 상기 n형 도핑영역(40) 및 제1 p형 도핑영역(50)을 형성하였지만, 상기 n형 도핑영역(40) 및 제1 p형 도핑영역(50)을 먼저 형성한 후 제1 및 제2 p형 웰영역(31,32) 형성할 수도 있다.
도 2를 참조하여, 상기 반도체 기판(10) 상에 트랜스퍼 트랜지스터의 게이트(60)가 형성된다. 상기 게이트(60)는 게이트 절연막과 게이트 전도막을 증착한 다음 패터닝하여 형성될 수 있다. 예를 들어, 상기 게이트 전도막은 폴리실리콘, 텅스텐과 같은 금속, 금속 실리사이드가 단층 또는 복층으로 형성될 수 있다.
상기 게이트(60)는 상기 제1 p형 도핑영역(50)과 제2 p형 웰영역(32)이 인접하는 영역 상에 형성될 수 있다. 즉, 상기 게이트(60)의 하부에는 상기 제1 p형 도 핑영역(50)의 일부와 상기 제2 p형 웰영역(32)의 일부가 위치될 수 있다.
따라서, 상기 게이트(60) 하부의 제1 p형 도핑영역(50)과 상기 제2 p형 웰영역(32)에 의하여 채널영역이 형성될 수 있다. 여기서, 상기 채널영역의 제2 p형 웰영역(32)을 제2 p형 도핑영역(110)이라고 칭한다. 예를 들어, 상기 게이트(60) 하부의 제1 p형 도핑영역(50)은 0.005×102㎛ 너비를 가질 수 있다. 또한, 상기 채널영역의 제1 p형 도핑영역(50)은 상기 제2 p형 도핑영역(110)보다 높은 불순물을 가질 수 있다.
상기와 같이 게이트(60)는 상기 n형 도핑영역(40)을 형성한 후 상기 반도체 기판(10) 상에 형성되기 때문에 상기 게이트(60)와 n형 도핑영역(40)이 오버랩(overlap)되는 면적의 제어가 가능하다. 이에 따라 상기 게이트(60) 아래 기판 표면으로부터 깊이 방향으로 채널 인버젼(inversion) 영역의 확산을 게이트 전압에 의해 제어함으로 상기 채널영역과 포토다이오드 사이의 전송특성을 게이트 전압으로 제어할 수 있게 한다. 또한, 상기 게이트(60)와 n형 도핑 영역의 오버랩 면적이 넓어지므로 상기 채널 영역의 게이트 채널 인버젼 필드에 의해 제어됨으로 전하전송효율이 향상될 수 있다.
도 3을 참조하여, 상기 게이트(60) 일측의 n형 도핑영역(40) 상부에 제3 p형 도핑영역(70)이 형성된다. 상기 제3 p형 도핑영역(70)은 중농도의 p형 도펀트(p+)를 이온주입하여 형성될 수 있다. 예를 들어, 상기 제3 p형 도핑영역(70)은 BF2 또는 보론이온으로 형성될 수 있다. 상기 제3 p형 도핑영역(70)은 상기 반도체 기 판(10) 상에 n형 도핑영역(40)을 노출시키는 제2 포토레지스트 패턴(220)을 형성한 후, 상기 제2 포토레지스트 패턴(220) 및 게이트(60)를 이온주입 마스크로 사용한 이온주입 공정에 의하여 형성될 수 있다. 상기 제3 p형 도핑영역(70)의 이온주입공정은 약 0~10°의 틸트각도로 이온주입될 수 있다. 따라서, 상기 제3 p형 도핑영역(70)은 상기 게이트(60)의 일측에 얼라인되도록 형성될 수 있다.
또한, 상기 제3 p형 도핑영역(70)은 상기 제1 p형 도핑영역(50)과 비슷한 이온주입에너지에 의하여 이온주입되어 상기 반도체 기판(10)의 표면영역에 형성될 수 있다. 상기 제3 p형 도핑영역(70)은 상기 제1 p형 도핑영역(50) 상으로 이온주입되므로 상기 제1 p형 도핑영역(50)보다 높은 불순물 농도를 가질 수 있게 된다.
따라서, 상기 반도체 기판(10)의 표면에 형성된 p형 도핑영역은 제2 p형 도핑영역(110), 제1 p형 도핑영역(50), 제3 p형 도핑영역(70) 순으로 불순물 농도가 높아질 수 있다.
도 4를 참조하여, 상기 게이트(60) 일측의 상기 n형 도핑영역(40) 상부에 제4 p형 도핑영역(80)이 형성된다. 상기 제4 p형 도핑영역(80)은 고농도의 p형 도펀트(p++)를 이온주입하여 형성될 수 있다. 예를 들어, 상기 제4 p형 도핑영역(80)은 BF2 또는 보론이온으로 형성될 수 있다.
상기 제4 p형 도핑영역(80)은 상기 제2 포토레지스트 패턴(220)을 이온주입 마스크로 사용한 이온주입 공정에 의하여 형성될 수 있다. 상기 제4 p형 도핑영역(80)의 이온주입공정은 약 15~45°의 틸트각도로 이온주입될 수 있다. 따라서, 상기 제4 p형 도핑영역(80)은 상기 게이트(60)와 이격되도록 형성될 수 있다.
또한, 상기 제4 p형 도핑영역(80)은 상기 제1 p형 도핑영역(50)과 비슷한 이온주입 에너지에 의하여 이온주입되므로 상기 반도체 기판(10)의 표면영역에 형성될 수 있다. 상기 제4 p형 도핑영역(80)은 상기 제1 p형 도핑영역(50) 및 제3 p형 도핑영역(70)이 형성된 반도체 기판(10)의 표면영역에 형성되므로 상기 제1 및 제3 p형 도핑영역(50,70)보다 더 높은 불순물 농도를 가질 수 있다.
따라서, 상기 반도체 기판(10)의 표면에 형성된 p형 도핑영역은 제2 p형 도핑영역(110), 제1 p형 도핑영역(50), 제3 p형 도핑영역(70) 및 제4 p형 도핑영역(80) 순으로 불순물의 농도가 높아질 수 있다.
상기와 같이 n형 도핑영역(40) 상에 제1, 제3 및 제4 p형 도핑영역(50,70,80)이 형성되어 반도체 기판(10)에는 pnp 구조의 포토다이오드가 형성된다.
도 5를 참조하여, 상기 게이트(60)의 측벽에 스페이서(90)를 형성한 후 상기 게이트(60)의 타측에 포토다이오드에서 생성된 광 전자를 전달받는 플로팅 확산 영역(100)이 형성된다.
상기 플로팅 확산 영역(100)은 상기 게이트(60) 타측을 노출시키는 포토레지스트 패턴(미도시)을 형성한 후 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 LDD 영역을 형성한다. 상기 포토레지스트 패턴을 제거한 후 상기 게이트(60)의 측벽에 스페이서(90)를 형성한다. 상기 게이트(60)의 타측에 고농도의 n형 불순물을 이온주입하여 플로팅 확산 영역(100)을 형성한다.
상기와 같이 n형 도핑영역(40) 상에 형성되는 p형 도핑영역의 프로파일은 포 토다이오드 쪽으로 갈수록 불순물 농도가 높게 형성된다. 그러면 p형 도핑영역의 불순물 농도가 높은 영역의 문턱전압이 높아지게 되므로 전하전송시 포토다이오드쪽으로 역유입되는 것을 방지할 수 있다.
도 6은 p형 도핑영역의 프로파일에 따른 전위분포를 나타내는 도면이다.
도 6의 (a)에서 x축은 반도체 기판에 형성된 불순물 영역의 위치를 나타내는 것이고, y축은 도핑농도를 나타내는 것이다. 도 6의 (b)에서 x1축은 반도체 기판에 형성된 불순물 영역의 위치를 나타내고 y1축은 전위분포를 나타내는 것이다.
도 6의 (a)에 도시된 바와 같이, p형 도핑영역의 프로파일을 살펴보면 제4 p형 도핑영역(80)은 고농도(p++)이고, 제3 p형 도핑영역(70)은 중농도(p+)이며, 제1 p형 도핑영역(50)은 저농도(p0)이고, 제2 p형 도핑영역(110)은 제1 도핑영역(50)보다 더 작은 농도(p0)를 가짐을 알 수 있다.
따라서, 채널영역을 이루는 제1 도핑영역(50)이 상기 제2 도핑영역(110)보다 높은 불순물 농도를 가지므로 상기 제1 도핑영역(50)의 문턱전압이 높을 수 있다.
또한, 도 6의 (a)에 대한 전위분포를 살펴보면 상기 제4 p형 도핑영역(80)에서 제2 도핑영역(110)으로 갈수록 전위가 높아짐을 알 수 있다. 특히, 상기 제1 p형 도핑영역(50)이 상기 제2 p형 도핑영역(110)보다 높은 p형 불순물을 가짐으로써 문턱전압이 높아 낮은 전계레벨을 가질 수 있다. 그러면 포토다이오드의 n형 도핑영역(40)에서 생성된 전자가 플로팅 확산영역(100)으로 전송될 때 상기 제2 p형 도핑영역(110)은 포텐셜 배리어(pontential barrier) 역할을 하지 않게 된다.
즉, 제1 p형 도핑영역(50)이 상기 제2 p형 도핑영역(110)보다 높은 p형 불순 물 농도를 가짐으로써 문턱전압이 높아 상기 제2 p형 도핑영역(110)보다 낮은 전계레벨을 가지게 된다.
그러면, 상기 트랜스퍼 트랜지스터가 오프될 때 채널영역의 전자가 상기 포토다이오드로 역유입되는 것을 방지함으로써 노이즈 특성 및 이미지 래깅 특성을 개선할 수 있다.
또한, 상기 포토다이오드의 n형 도핑영역(40)과 상기 게이트(60)의 오버랩 면적이 확장되어 있으므로 상기 채널영역의 문턱전압을 높이더라도 전하전송특성을 높일 수 있다.
실시예와 같이 트랜스퍼 트랜지스터의 문턱전압을 제어하는 채널영역의 도핑 프로파일이 포토다이오드와 연결되는 부분이 높게 형성되고 플로팅 확산영역에 연결되는 부분은 낮게 형성됨으로써 상기 게이트가 오프될때 채널영역의 전하가 상기 포토다이오드 쪽으로 역유입되는 것을 방지함으로써 노이즈 특성 및 이미지 래깅 특성이 개선될 수 있다.
또한 별도의 마스크 공정 없이 포토다이오드를 상기 게이트 형성전에 형성함으로써 게이트와 n형 도핑 영역과 게이트의 오버랩 면적을 제어할 수 있게되므로 게이트 전압에 의해 포토다이오드의 전기적 연결을 제어가능하게 함으로써 전자전송효율을 향상시킬 수 있다.
또한, 포토다이오드의 n형 도핑영역이 게이트 형성전에 형성되므로 이후에 야기될 수 있는 게이트 침투에 기인한 기생효과를 우려하지 않고 고 에너지로 n형 도핑영역을 형성할 수 있다.
이상에서 설명한 실시예는 전술한 실시에 및 도면에 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
도 1 내지 도 5는 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.
도 6은 반도체 기판에 형성된 불순물의 도핑 농도에 따른 전위분포를 나타내는 그래프이다.

Claims (11)

  1. 반도체 기판의 p형 에피층에 형성된 소자분리막;
    상기 소자분리막을 감싸도록 상기 반도체 기판에 형성된 제1 p형 웰영역 및 상기 제1 p형 웰 영역과 이격되도록 상기 반도체 기판에 형성된 제2 p형 웰영역;
    상기 제1 p형 웰영역 및 제2 p형 웰영역 사이에 해당하는 상기 반도체 기판의 깊은 영역에 형성된 n형 도핑영역;
    상기 제2 p형 웰영역과 접하도록 상기 n형 도핑영역의 일부에 해당하는 상기 반도체 기판의 얕은 영역에 형성된 제1 p형 도핑영역;
    상호 인접하는 상기 제1 p형 도핑영역 및 상기 제2 p형 웰영역의 일부영역 상 형성된 게이트;
    상기 게이트의 일측에 해당하는 상기 반도체 기판의 얕은 영역에 형성되고, 상기 제1 p형 도핑영역과 동일 평면 상에 순차적으로 형성된 제3 p형 도핑영역 및 제4 p형 도핑영역;
    상기 게이트 타측에 정렬되도록 상기 제2 p형 웰영역에 형성된 플로팅 확산영역을 포함하고,
    상기 제2 p형 웰영역은 상기 제1 p형 도핑영역보다 낮은 불순물 농도를 가지는 이미지 센서.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 p형 도핑영역, 제3 p형 도핑영역 및 제4 p형 도핑영역으로 갈수록 p형 불순물의 농도가 높은 이미지 센서.
  4. 삭제
  5. 반도체 기판의 p형 에피층에 액티브 영역이 정의되도록 소자분리막을 형성하는 단계;
    상기 반도체 기판의 액티브 영역에 n형 도핑영역을 예정하기 위하여 상호 일정간격으로 이격된 제1 p형 웰영역 및 제2 p형 웰영역을 형성하는 단계를 포함하고, 상기 제1 p형 웰영역은 상기 소자분리막을 감싸도록 형성되고;
    상기 제1 p형 웰영역 및 제2 p형 웰영역 사이에 n형 도핑영역을 형성하는 단계;
    상기 n형 도핑영역 상부 전체에 형성되도록 상기 반도체 기판의 얕은 영역에 제1 p형 도핑영역을 형성하는 단계;
    서로 인접하는 상기 제1 p형 도핑영역 및 상기 제2 p형 웰영역의 일부영역 상에 게이트를 형성하고, 상기 게이트 하부에 해당하는 상기 제2 p형 웰영역을 제2 p형 도핑영역으로 정의하는 단계;
    상기 게이트 일측에 해당하는 상기 제1 p형 도핑영역으로 p형 불순물을 주입하여 제3 p형 도핑영역을 형성하는 단계;
    상기 게이트 일측에 해당하는 상기 제3 p형 도핑영역의 일부에 p형 불순물을 주입하여 제4 p형 도핑영역을 형성하는 단계; 및
    상기 게이트 타측에 정렬되고 상기 제2 p형 도핑영역과 접하도록 플로팅 확산영역을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 n형 도핑영역 및 제1 p형 도핑영역을 형성하는 단계는,
    상기 제1 p형 웰영역 및 제2 p형 웰영역 사이를 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 사용하여 상기 반도체 기판의 깊은 영역에 n형 불순물을 이온주입하는 단계; 및
    상기 제1 포토레지스트 패턴을 마스크로 사용하여 상기 반도체 기판의 얕은 영역에 저농도의 p형 불순물을 이온주입하는 단계를 포함하는 이미지 센서의 제조방법.
  8. 삭제
  9. 제5항에 있어서,
    상기 제3 p형 도핑영역을 형성하는 단계는,
    상기 게이트 일측의 상기 반도체 기판을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 사용하여 상기 반도체 기판의 얕은 영역에 중농도의 p형 불순물을 이온주입하는 단계를 포함하는 이미지 센서의 제조방법.
  10. 제9항에 있어서,
    상기 제4 p형 도핑영역을 형성하는 단계는,
    상기 제2 포토레지스트 패턴을 마스크로 사용하고, 상기 게이트와 이격되도록 상기 반도체 기판의 얕은 영역에 고농도의 p형 불순물을 이온주입하는 단계를 포함하는 이미지 센서의 제조방법.
  11. 삭제
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