KR20090079105A - 이미지 센서 및 그 제조 방법 - Google Patents

이미지 센서 및 그 제조 방법 Download PDF

Info

Publication number
KR20090079105A
KR20090079105A KR1020080005077A KR20080005077A KR20090079105A KR 20090079105 A KR20090079105 A KR 20090079105A KR 1020080005077 A KR1020080005077 A KR 1020080005077A KR 20080005077 A KR20080005077 A KR 20080005077A KR 20090079105 A KR20090079105 A KR 20090079105A
Authority
KR
South Korea
Prior art keywords
region
trench
film
forming
isolation layer
Prior art date
Application number
KR1020080005077A
Other languages
English (en)
Inventor
노현필
이윤기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080005077A priority Critical patent/KR20090079105A/ko
Publication of KR20090079105A publication Critical patent/KR20090079105A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Abstract

이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서는 반도체 기판 내에 형성되어 활성 영역을 정의하는 소자 분리막 및 활성 영역과 소자 분리막의 경계면 상부에 일도전형의 불순물로 형성되어 전자의 이동을 방지하는 채널 형성 방지 영역을 포함한다.
소자 분리막, 트렌치, 채널 형성 방지 영역

Description

이미지 센서 및 그 제조 방법{Image sensor and method of fabricating the same}
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 저조도에서 발생하는 노이즈를 감소시킬 수 있는 이미지 센서 및 그 제조 방법에 관한 것이다.
일반적으로 이미지 센서(image sensor)란, 광학적 이미지를 전기적 신호로 변환시키는 반도체 소자이다. 이러한 이미지 센서는 크게 전하 결합 소자(CCD: Charge Coupled Device)와 CMOS 이미지 센서로 구분할 수 있다.
여기서, 전하 결합 소자란, 개개의 모스 캐패시터(MOS Capacitor)가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 그리고, CMOS 이미지 센서란, 제어 회로 및 신호처리 회로를 주변 회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼 모스 트랜지스터(MOS Transistor)를 만들고 이것을 이용하여 차례 차례로 출력을 검출하는 스위칭(Switching) 방식을 이용하는 소자이다.
이 중, CMOS 이미지 센서는 일반적으로 빛을 감지하여 전기 신호를 발생시키 는 액티브 픽셀 센서(APS: Active Pixel Sensor) 어레이 영역과, APS 어레이 영역에서 발생된 전기 신호를 처리하는 로직 영역(주변 회로 영역)으로 구분될 수 있다. 여기서, APS 어레이 영역의 각 단위 픽셀들은 트랜스퍼 게이트 전극과, 트랜스퍼 게이트 전극 양측에 위치하는 포토 다이오드(photo diode) 및 플로팅 확산(floating diffusion) 영역을 포함한다.
액티브 픽셀 센서의 동작에 대해 간단히 설명하면, 포토다이오드에서 빛을 감지하면 전자-홀 쌍(EHP: electron-hole pair)이 생성되어 축적되며, 축적된 전자-홀 쌍은 트랜스퍼 트랜지스터의 동작에 의해 플로팅 확산 영역으로 전달된다. 이에 따라 플로팅 확산 영역에서의 전위가 변화하게 되며, 이러한 전위 변화를 감지하여 출력한다.
이러한 CMOS 이미지 센서는 저조도에서 발생하는 노이즈를 제어하는 것이 중요하며, 특히 소스 팔로워(source follower) 트랜지스터에서의 플리커 노이즈(flicker noise)를 제어하는 것이 중요하다.
구체적으로, 플리커 노이즈 현상은, 전자가 트랜지스터의 채널 영역을 지날 때 전자의 일부가 기판의 계면에 트랩되어, 전자수가 일정하지 않아 발생하는 것으로서, 이미지 센서의 출력단인 소스 팔로워 트랜지스터와 인접한 소자 분리막(STI)과 활성 영역 사이에서 경계면의 손상으로 인해, 채널이 형성되어 발생할 수 있다. 이러한 현상은 소자 분리막의 코너 부분에서, 스트레스가 집중되어 전자와 기판 계면 간의 상호작용을 더욱 유발시킬 수 있다.
이에 따라, 본 발명이 해결하고자 하는 과제는 소자 분리막과 활성 영역의 계면, 특히 소자 분리막의 코너 부분에서의 채널 형성으로 인한 노이즈를 억제할 수 있는 이미지 센서를 제공하는데 있다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는 이러한 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 반도체 기판 내에 형성되어 활성 영역을 정의하는 소자 분리막 및 활성 영역과 소자 분리막의 경계면 상부에 일도전형의 불순물로 형성되어 전자의 이동을 방지하는 채널 형성 방지 영역을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은 반도체 기판 내에 활성 영역을 정의하는 트렌치를 형성하고, 트렌치의 상부 측벽이 노출되도록 트렌치의 일부를 채우는 절연막 패턴을 형성하고, 노출된 트렌치의 상부 측벽 내에 불순물을 도우핑하여 채널 형성 방지 영역을 형성하고, 트렌치 내에 절연 물질을 완전히 매립하여 소자 분리막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 실시예들에서는 이미지 센서의 일 예로 CMOS 이미지 센서를 예시할 것이다. 그러나, 본 발명의 기술적 사상은 그대로 전하 결합 소자에도 적용될 수 있음은 물론이다.
먼저, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 구조에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 블록도이다. 도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 1을 참조하면, 이미지 센서는 수광 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(APS) 어레이 영역(10)과, APS 어레이 영역(10)을 동작시키기 위한 로직(logic) 영역(20)을 포함한다.
APS 어레이 영역(10)은 도 2에 도시된 바와 같이, 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 도 3에 도시된 등가 회로도로 구성된 단위 픽셀(100)들이 매트릭스 형태로 배열되어 구성된다 이러한 APS 어레이 영역(10)은 광 신호를 전기적 신호로 변환하며, 행 드라이버(50)로부터 픽셀 선택 신호(SEL), 리셋 신 호(RX), 전하 전송 신호(TX) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(CDS: Correlated Double Sampler; 60)에 제공된다.
로직 영역(20)은 타이밍 발생기(timing generator; 30), 행 디코더(row decoder; 40), 행 드라이버(row driver; 50), 상관 이중 샘플러(CDS; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70), 래치부(latch; 80), 열 디코더(column decoder; 90) 등을 포함할 수 있다.
타이밍 발생기(30)는 행 디코더(40) 및 열 디코더(90)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
행 드라이버(50)는 행 디코더(40)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 APS 어레이 영역(10)으로 제공한다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(60)는 APS 어레이 영역(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 잡음 레벨(noise level)과 형성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(70)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(90) 에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 3에서는 단위 픽셀 영역(100)이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 단위 픽셀 영역(100)은 3개의 트랜지스터 구조, 5개의 트랜지스터 구조 또는 4개의 트랜지스터 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
도 3을 참조하면, 4개의 트랜지스터 구조로 이루어진 각 단위 픽셀 영역(100)은 빛을 받아 광전하를 생성 및 축적하는 수광 소자(110)와, 수광 소자(110)에 입사된 광 신호를 독출하는 독출 소자로 구분될 수 있다. 독출 소자로는 리셋(reset) 소자(140), 드라이브(drive) 소자(150), 선택(select) 소자(160) 등이 포함될 수 있다.
보다 상세히 설명하면, 수광 소자(110)는 입사광에 대응하는 전하를 생성 및 축적하며, 수광 소자로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다. 그리고 수광 소자(110)는 축적된 광전하를 플로팅 확산 영역(120, FD; Floating Diffusion region)으로 전달하는 전하 전송 소자(130)와 연결된다.
플로팅 확산 영역(120)은 수광 소자(110)에서 축적된 전하를 전송받으며, 플로팅 확산 영역(120)은 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 또한, 플로팅 확산 영역(120)은 드라이브 소자(150)와 전기적으로 연결 되어 있어, 드라이브 소자(150)를 제어한다.
전하 전송 소자(130)는 수광 소자(110)에서 플로팅 확산 영역(120)으로 전하를 전송한다. 전하 전송 소자(130)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TX)에 의해 제어된다.
리셋 소자(140)는 플로팅 확산 영역(120)을 주기적으로 리셋시킨다. 리셋 소자(140)의 소스는 플로팅 확산 영역(120)과 연결되며, 드레인은 전압(Vdd)에 연결된다. 그리고 리셋 라인(141)에 의해 제공되는 바이어스에 의해 구동된다. 따라서 리셋 라인(141)에 의해 제공되는 바이어스에 의해 리셋 소자(140)가 턴 온되면, 리셋 소자(140)의 드레인과 연결된 전원 전압(Vdd)이 플로팅 확산 영역(120)으로 전달된다.
드라이브 소자(150)는 단위 픽셀 영역(100)의 외부에 위치하는 정전류원(미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 수광 소자(110)에 축적된 광전하를 전달받은 플로팅 확산 영역(120)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(162)으로 출력한다.
선택 소자(160)는 행 단위로 읽어낼 단위 픽셀(100)들을 선택하는 역할을 한다. 선택 소자(160)는 행 선택 라인(ROW)에 의해 제공되는 바이어스에 의해 구동되며, 선택 소자(160)가 턴 온되면 선택 소자(160)의 드레인과 연결된 전원 전압이 드라이브 소자(150)의 드레인으로 전달 된다.
또한, 전하 전송 소자(130), 리셋 소자(140), 선택 소자(160)의 구동 신호 라인들(131, 141, 161)은 동일한 행에 포함된 단위 픽셀(100)들이 동시에 구동되도 록 행 방향(수평 방향)으로 연장된다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 개략적으로 나타낸 평면도이다.
도 4를 참조하면, APS 어레이(도 1 및 도 2의 10 참조) 영역은 단위 픽셀 영역(100)들이 매트릭스 형태로 배열됨에 따라, 반도체 기판을 사각 형태의 단위 픽셀 영역(100)들로 구분할 수 있다. 그리고 각 단위 픽셀 영역(100)의 중심에는 수광 소자(110)가 위치하며, 수광 소자(110) 주위의 각 단위 픽셀 영역(100) 내에는 플로팅 확산 영역(120), 전하 전송 소자(130), 리셋 소자(140), 드라이브 소자(150) 및 선택 소자(160)가 위치한다.
그리고, 로직 영역(미도시)에는 NMOS 및 PMOS 트랜지스터, 커패시터 및 저항 등의 로직 소자들이 위치하여 논리 회로를 구성한다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에서 이미지 센서는 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다. 이러한 기판(101)은 APS 어레이 영역과 로직 영역을 포함한다. 그리고 기판(101) 내에는 기판(101) 표면과 이격되어 P형 에피층(101b) 내에 형성된 P형 불순물 영역인 P형 딥-웰(103)이 형성되어 있을 수 있다.
P형 딥-웰(103)은 벌크 기판(101a)의 깊은 곳에서 생성된 전하들이 수광 소자(110)로 흘러들어가지 않도록 포텐셜 배리어(potential barrier)를 형성하고, 전하와 홀의 재결합(recombination) 현상을 증가시켜 전하들의 랜덤 드리프트에 의한 화소간 크로스토크를 감소시키는 크로스토크 배리어이다.
P형 딥-웰(103)은 예를 들어, 기판(101)의 표면으로부터 3 내지 12㎛ 깊이에서 최고 농도를 가지며 1 내지 5㎛의 층두께를 형성하도록 형성될 수 있다. 여기서, 3 내지 12㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or near infrared region light)와 실질적으로 동일하다. 여기서, P형 딥 웰(103)의 깊이는 기판(101)의 표면으로부터 얕을수록 확산 방지 효과가 크므로 크로스토크가 작아지나, 수광 소자(110)의 영역 또한 얕아지므로 깊은 곳에서 광전 변환 비율이 상대적으로 큰 장파장(예를 들어, 레드 파장)을 갖는 입사광에 대한 감도가 낮아질 수 있다. 따라서, 입사광의 파장 영역에 따라 P형 딥-웰(103)의 형성 위치는 조절될 수 있다.
본 발명의 일 실시예에서는 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 성장되고, P형 에피층(101b) 내에 P형 딥-웰(103)이 형성되어 있는 경우만 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, P형 벌크 기판(101a) 대신 N형 벌크 기판이 이용될 수도 있다. 그리고 P형 에피층(101b) 대신에 N형 에피층이 형성될 수도 있다. 또한, 경우에 따라서는 P형 딥 웰(103)이 형성되지 않을 수도 있다. 즉, 기판(101)은 이러한 여러 가지의 조합이 가능할 것이다.
또한, 로직 영역의 기판(101) 내에는 PMOS 트랜지스터(170)를 형성하기 위한 N-웰(105)이 형성되어 있다.
그리고, 기판(101) 내에는 활성 영역을 정의하는 소자 분리막(108)이 형성되어 있다. 이 때, 소자 분리막(108)은 STI(Shallow Trench Isolation) 공정에 의해 형성된 소자 분리막(108)으로써 예를 들어, HDP(High Density Plasma) 산화막 또는 USG(Undoped Silica Glass) 산화막으로 형성될 수 있다.
여기서, 소자 분리막(108)은 집적도가 높은 APS 어레이 영역에서 폭이 로직 영역에 위치하는 소자 분리막(108)의 폭보다 작게 형성된다.
이와 같은 소자 분리막(108)과 기판(101)의 경계면 상부에는 채널 형성 방지 영역(107)이 위치한다. 채널 형성 방지 영역(107)은 소자 분리막(107) 형성시 손상된 측벽으로 전자가 이동하는 채널이 형성되는 것을 방지한다. 즉, 소자 분리막(108)과 인접한 활성 영역 사이에서 발생하는 저조도 노이즈를 억제할 수 있다.
이러한 채널 형성 방지 영역(107)은 보론(B)과 같은 P형 불순물을 소자 분리막(108)의 코너 부분에 이온 주입하여 형성되며, 예를 들어 약 1×1011~ 1×1013 atoms/cm2 의 불순물 농도를 가질 수 있다.
그리고, 소자 분리막(108)과 기판(101) 사이에는 산화막(212) 및 라이너막(214)이 개재될 수 있다. 여기서, 산화막((212)은 열산화막일 수 있으며, 소자 분리막(108) 형성을 위한 기판(101)의 식각으로 인한 손상을 치유할 수 있다. 그리고, 산화막(212) 상에 형성된 라이너막(214)은 산화막(212) 및 기판(101)을 후속 공정으로부터 보호하는 역할을 한다.
이와 같은 소자 분리막(108)이 형성된 기판(101) 상에는 다수의 트랜지스터들이 위치하며, APS 어레이 영역 상에 위치하는 트랜지스터들은 NMOS 트랜지스터들일 수 있다.
상세히 설명하면, APS 어레이 영역의 기판(101) 상에는 트랜스퍼 게이트(134), 리셋 게이트(도 4의 140 참조), 드라이브 게이트(도 4의 150 참조) 및 선택 게이트(도 4의 160 참조)가 위치하며, 로직 영역의 기판(101) 상에는 NMOS 및 PMOS 트랜지스터의 게이트(174)가 위치할 수 있다.
그리고 게이트들(134, 174)과 기판(101) 사이에는 게이트 절연막 패턴(132, 172)이 각각 개재된다.
그리고, APS 어레이 영역에서 트랜스퍼 게이트(134)의 일측에는 수광 소자(110)가 위치한다. 본 발명의 일 실시예에서 수광 소자(110)로는 핀드 포토 다이오드(110)로 설명한다.
보다 상세히 설명하면, 핀드 포토 다이오드(110)는 2번의 이온 주입을 통해 형성된 N형 포토다이오드(112)와 P형 포토다이오드(114)를 포함한다. 여기서, N형 포토다이오드(112)는 P형 에피층(101b) 내에 깊게 형성되어 있으며, P형 포토다이오드(114)는 N형 포토다이오드(112)의 표면에 얕게 형성되어 있다.
이에 따라 핀드 포토다이오드(110)는 P형 에피층(101b), N형 포토다이오드(112) 및 P형 포토다이오드(114)가 적층된 PNP 접합 구조를 갖는다.
여기서, N형 포토다이오드(112)는 입사광을 흡수하여 광전하를 축적하며, P형 포토다이오드(114)는 열적으로 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)을 줄임으로써 암전류(dark current)를 억제할 수 있다. 여기서, 암전류는 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 기판(101)의 표면 손상으로 인해 발생할 수 있다. 따라서, 표면에서 열적으로 생성된 EHP 중에서 홀(hole)은 P형 포토 다이오드(114)를 통해서 접지된 기판(101)으로 확산되고, 전자(electron)는 P형 포토다이오드(114)를 확산하는 과정에서 홀과 재결합되어 소멸될 수 있다.
이와 같은 핀드 포토다이오드(110)는 기판(101) 내에 형성된 소자 분리막(108)과 인접하게 형성되어 있으며, 소자 분리막(108)과 핀트 포토다이오드(110)의 경계면 상부에 채널 형성 방지 영역(107)이 형성되어 있다. 이에 따라, 핀드 포토다이오드(110) 내에 축적된 광전하가 소자 분리막(108)의 표면 상태에 따라, 소자 분리막(108)의 코너 부분에서 채널이 형성되어 전자가 이동하는 것을 방지할 수 있다.
한편, 트랜스퍼 게이트(130)의 타측에는 N형 불순물을 주입하여 형성된 플로팅 확산 영역(120)이 위치한다. 플로팅 확산 영역(120)은 트랜스퍼 게이트(130)를 통해 핀드 포토다이오드(110)에 축적된 광전하를 전송 받는다. 이러한 플로팅 확산 영역(120)은 저농도 및 고농도 불순물 영역(120a, 120b)으로 이루어질 수 있다. 즉, 플로팅 확산 영역(120)은 LDD(Lightly Doped Drain) 구조를 가질 수 있다.
이와 같은 플로팅 확산 영역(120) 또한 소자 분리막(108)과 인접하게 위치할 수 있으며, 플로팅 확산 영역(120)과 인접한 소자 분리막(108)의 코너 부분에도 전자가 이동하는 채널이 형성되는 것을 방지하기 위한 채널 형성 방지 영역(107)이 형성되어 있다.
그리고, 서로 이격된 핀드 포토다이오드(110)와 플로팅 확산 영역(120) 사이의 기판(101) 상에는 트랜스퍼 게이트(130)가 위치하며, 트랜스퍼 게이트(130)는 핀드 포토다이오드(110) 내에 축적된 광전하를 플로팅 확산 영역(120)으로 전달한 다.
한편, 로직 영역의 기판(101) 상에는 NMOS 및 PMOS 트랜지스터(170) 및 저항 등이 위치할 수 있다. 즉, 기판(101) 상에 PMOS 트랜지스터의 게이트(174)가 각 위치하며, 각 게이트(174) 양측의 기판(101) 내에는 LDD 구조의 소스/드레인 영역(180)이 위치한다.
로직 영역에서도 소스/드레인 영역(180)과 인접한 소자 분리막(108)의 코너 부분에는 채널이 형성되는 것을 방지하기 위한 채널 형성 방지 영역(107)이 형성되어 있다.
이와 같이, 본 발명의 일 실시예에 따른 이미지 센서는 활성 영역과 접하는 소자 분리막(108)의 코너 부분, 즉, 소자 분리막(108)과 활성 영역이 접하는 표면의 상부 부분에 채널 형성 방지 영역(107)이 형성되어 있어, 소자 분리막(108)과 활성 영역의 계면 상태에 따라 전자가 이동하는 채널이 형성되는 것을 방지할 수 있다. 이에 따라 소자 분리막(108)과 활성 영역의 계면에서 발생하는 저조도 노이즈를 억제할 수 있다.
그리고, 소자 분리막(108)의 코너 부분에 형성된 채널 형성 방지 영역(107)은, 소자 분리막(108)을 형성하기 위한 기판(101)의 식각 공정으로 인해, 소자 분리막(108)과 활성 영역 사이의 경계면이 손상되어, 전하 및 정공의 재결합 장소를 제공함으로써 포토다이오드의 누설 전류를 증가시키는 것을 방지할 수 있다. 즉, 빛이 전혀 없는 상태에서 포토다이오드(110)에서 플로팅 확산 영역으로 전자가 이동되는 암전류(dark current)가 발생을 억제할 수 있다.
이하, 도 6 내지 도 14를 참조하여 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법에 대해 상세히 설명한다. 도 6 내지 도 14는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
먼저, 도 6을 참조하면, APS 어레이 영역과 로직 영역을 포함하는 기판(101)을 준비한다. 기판(101)은 P형 벌크 기판(101a) 상에 P형 에피층(101b)이 형성된 기판(101)을 이용할 수 있다.
그리고 나서, P형 에피층(101b) 내에 P형 불순물을 이온 주입하여 P형 딥 웰(103)을 형성한다. 딥 웰(103)은 기판(101) 표면으로부터 약 3 내지 12㎛ 깊이에서 최고 농도를 가지며, 약 1 내지 5㎛의 층 두께를 갖도록 형성할 수 있다.
이어서, 로직 영역의 기판(101)에서 PMOS 트랜지스터가 형성될 소정 영역에 N형 불순물을 이온 주입하여 N-웰(105)을 형성한다.
다음으로, 기판(101) 상에 활성 영역을 정의하기 위한 마스크 패턴(200)을 형성한다. 마스크 패턴(200)은 기판(101) 상에 산화막과 질화막을 순차적으로 적층한 후 패터닝하여 형성될 수 있다. 따라서, 마스크 패턴(200)은 산화막 패턴(202)과 질화막 패턴(204)으로 이루어진다.
이어서, 마스크 패턴(200)을 이용하여, 기판(101)을 이방성 건식 식각 함으로써, 반도체 기판(101) 내에 트렌치(106)를 형성한다. 이방성 식각을 통한 트렌치(106)의 측벽 프로파일은 식각 특성 및 추후에 진행될 갭-필(gap-fill)을 고려하여 하부 폭이 좁아지는 포지티브 기울기를 갖도록 형성될 수 있다.
그리고, 기판(101) 내에 트렌치(106)를 형성할 때, 기판(101)의 APS 어레이 영역에서는 집적도가 높아 트렌치(106)의 폭이, 로직 영역에 위치하는 트렌치(106)의 폭보다 작게 형성된다.
다음으로, 도 7을 참조하면, 트렌치(106)를 형성한 다음, 트렌치(106)의 내벽에 대해 열산화 공정을 수행하여 측벽 산화막(212)을 형성한다. 이 때, 측벽 산화막(212)은 트렌치(106) 표면을 노출시킨 상태에서 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법에 의하여 수행될 수 있다. 이와 같이 형성된 측벽 산화막(212)은 트렌치(106) 형성시 건식 식각 공정에 의해 발생된 측벽의 결함 또는 손상을 회복시켜 준다.
그리고 나서, 측벽 산화막(212) 및 마스크 패턴(200)의 표면을 따라 질화막으로 이루어진 라이너막(214)을 형성한다. 라이너막(214)은 트렌치(106) 내벽이 후속 공정에 의해 손상되거나, 산화되는 것을 방지한다. 이와 같은 라이너막(214)의 형성 공정은 생략될 수도 있다.
다음으로, 도 8을 참조하면, 라이너막(214) 상에 트렌치(106)가 완전히 매립될 수 있도록 절연막(220)을 형성한다. 여기서, 절연막(220)으로는 예를 들어, 포토레지스트막 또는 HDP 산화막 등이 이용될 수 있다. 여기서, 포토레지스트막으로 트렌치(106)를 매립하는 경우, 포토레지스트막을 약 4000~ 10000Å의 두께로 형성할 수 있다. 그리고, HDP 산화막으로 트렌치(106)를 매립하는 경우, 약 2000~ 4000Å의 두께로 형성할 수 있다.
이어서, 도 9를 참조하면, 라이너막(214)이 노출될 때까지 절연막(220)을 평 탄화시킨다. 이 때, 절연막(220)이 포토레지스트막으로 형성된 경우, 화학적-기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 통해 포토레지스트막을 평탄화시킬 수 있을 것이다. 그리고, 절연막(220)을 HDP 산화막으로 형성한 경우, 습식 식각 공정을 통해 라이너막(214) 상에 위치하는 HDP 산화막을 제거할 수 있다.
다음으로, 도 10을 참조하면, 트렌치(106) 내에 매립된 절연막(222)을 리세스시켜, 트렌치(106)의 코너 부분을 노출시킨다. 즉, 트렌치(106) 일부만을 매립하여, 트렌치(106)의 상부 측벽을 노출시키는 절연막 패턴(224)을 형성한다. 여기서, 절연막 패턴(224)은 기판(101) 내에 형성된 트렌치(106)의 약 70 ~ 80% 정도를 채울 수 있도록 형성될 것이다.
보다 상세히 설명하면, 절연막(220)이 포토레지스트막으로 형성된 경우, 에치백(etch-back) 공정을 진행하여 포토레지스막을 트렌치(106) 내부로 리세스시킨다. 그리고, 절연막(220)이 HDP 산화막으로 형성된 경우, 도 9에서의 습식 식각 공정을 계속해서 진행하여, HDP 산화막을 트렌치(106) 내부로 리세스시킨다. 이와 같은 공정에 따라, 트렌치(106)의 상부 즉, 코너 부분을 노출시킬 수 있다.
이와 같이, 트렌치(106)의 코너 부분(즉, 트렌치(106)의 측벽 상부)을 노출시키는 절연막 패턴(224)을 형성한 다음에는, 도 11에 도시된 바와 같이, 절연막 패턴(224)에 의해 노출된 트렌치(106)의 코너 부분에 불순물을 도우핑한다.
상세히 설명하면, 별도의 이온주입 마스크 없이, 트렌치(106)의 측벽 방향으로 약 0° 내지 15°의 틸트(tilt)를 주어 경사지게 불순물을 이온 주입한다. 즉, 트렌치(106)의 상부 측벽의 기판(101) 내에 불순물이 자기 정렬적으로 이온 주입된 다. 따라서 트렌치(106)의 코너 부분에 불순물 영역인 채널 형성 방지 영역(107)이 형성된다.
이와 같이 형성되는 채널 형성 방지 영역(107)은 보론(B)을 포함하는 P형 불순물, 예를 들어, B 또는 BF2을 약 1×1011~ 1×1013 atoms/cm2 농도로 이온 주입하여 형성할 수 있다.
이와 같이, 채널 형성 방지 영역(107)을 형성할 때, 트렌치(106) 일부를 매립하는 절연막 패턴(224)을 이용함으로써 별도의 마스크 없이 트렌치(106)의 상부 측벽에 이온 주입 공정을 진행할 수 있다. 따라서, 저조도 노이즈 발생을 억제할 수 있는 이미지 센서의 제조 방법을 단순화 할 수 있다.
이 후, 채널 형성 방지 영역(107)을 형성한 다음에는, 도 12에 도시된 바와 같이, 트렌치(106) 내에 절연 물질을 완전히 매립시켜 소자 분리막(108)을 완성한다.
보다 상세히 설명하면, 트렌치(106)의 일부를 매립하고 있던 절연막 패턴(224)이 포토레지스트막인 경우, 애싱(ashing) 공정을 진행하여, 트렌치(106) 내에 잔류하는 포토레지스트막을 완전히 제거한다. 그리고 나서, 라이너막(214) 상에 트렌치(106)를 완전히 매립할 수 있을 정도로 절연 물질을 증착한다. 예를 들어, 절연 물질로는 HDP 산화막 또는 USG막이 이용될 수 있다.
이와 달리, 트렌치(106)의 일부를 매립하고 있던 절연막 패턴(224)이 HDP 산화막인 경우, 절연막 패턴(224)을 제거하지 않고, 채널 형성 방지 영역(107)을 형 성 후, 연속적으로 HDP 산화막을 다시 증착하여 트렌치(106)를 완전히 매립시킨다.
기판(101) 상에 트렌치(106)를 완전히 매립시키는 절연막을 증착한 다음에는, 라이너막(214) 또는 질화막 패턴(214)이 노출될 때까지 CMP 공정 등으로 절연막을 평탄화시킨다.
그리고 나서, 인산 및 HF 용액을 포함하는 식각 용액을 이용하여 질화막 패턴(214) 및 산화막 패턴(212)을 제거하면 도 12에 도시된 바와 같이, 활성 영역을 정의하는 소자 분리막(108)이 완성된다.
즉, 기판(101) 내의 소자 분리막(108)과 활성 영역의 경계에서, 트렌치(106)의 상부 측벽에 채널 형성 방지 영역(107)을 형성함으로써, 트렌치(106)의 코너 부분에서 전자가 이동하는 채널이 형성되는 것을 방지할 수 있다.
다시 말해, 소자 분리막(108)의 계면 상태에 따라 암전류 및 저조도 노이즈가 유발되는 것을 방지할 수 있도록, 소자 분리막(108)의 코너 부분에서의 불순물 농도를 강화한다.
한편, 소자 분리막(108)과 활성 영역의 경계면 전체에 대해 불순물을 이온 주입하여 채널 형성 방지 영역을 형성할 수도 있으나, 이와 같은 경우, 로직 영역에 위치하는 활성 영역과 소자 분리막(108) 사이에 동일한 타입의 불순물 영역이 형성되어 소자 분리 문제가 발생할 수 있다. 반면 본 발명은 소자 분리막(108)의 코너 부분에만 선택적으로 형성함으로써 소자 분리 문제를 해결할 수 있다.
다음으로, 도 13을 참조하면, 소자 분리막(108)에 의해 활성 영역이 정의된 기판(101) 상에 게이트 절연막 및 게이트용 도전막을 순차적으로 적층한다. 그리고 나서, 적층된 게이트 절연막 및 게이트용 도전막을 패터닝하여, 게이트 전극들(134, 174)을 형성한다.
즉, APS 어레이 영역의 기판(101) 상에는 트랜스퍼 게이트(135), 리셋 게이트(도 4의 140 참조), 드라이버 게이트(도 4의 150 참조) 및 선택 게이트(도 4의 160 참조)들이 형성된다. 그리고, 로직 영역의 기판(101) 상에는 NMOS 또는 PMOS 트랜지스터의 게이트(174)가 형성된다.
다음으로, 도 14에 도시된 바와 같이, 트랜스퍼 게이트(130) 일측의 기판(101) 내에 수광 소자(110)를 형성한다. 여기서 수광 소자(110)는 핀드 포토다이오드로 형성할 수 있다.
보다 상세히 설명하면, 기판(101) 상에 핀드 포토다이오드가 형성될 영역을 노출시키는 제 1 마스크 패턴(미도시)을 형성한다. 그리고 나서, 상기 제 1 마스크 패턴을 이용하여 N형 불순물을 기판(101) 내에 이온 주입함으로써, N형 포토다이오드(112)를 형성한다. N형 포토다이오드(112)를 형성시, 트랜스퍼 게이트(130) 방향으로 0° 내지 15°의 틸트를 주어 경사지게 불순물을 이온 주입할 수 있다. 이에 따라 N형 포토다이오드(112)는 트랜스퍼 게이트(130)와 일부 오버랩될 수도 있다.
다음으로, N형 포토다이오드(112)를 형성한 다음에는, N형 포토다이오드(112) 형성시 이용한 제 1 마스크 패턴(미도시)을 이용하여 P형 불순물을 주입함으로써, N형 포토다이오드(112) 상에 얕게 도핑된 P형 포토다이오드(114)를 형성한다. P형 포토다이오드(114) 형성시, P형 불순물을 소자 분리막(105) 방향으로 0° 이상의 틸트를 주어 경사지게 이온 주입할 수 있다. 이와 같이 형성된 P형 포토다 이오드(114)는 p형 에피층(101b) 표면에서 열적으로 생성된 전자-홀 쌍(EHP)을 줄임으로써 암전류를 방지하는 역할을 한다.
이와 같이, 핀드 포토 다이오드(110)를 형성한 후, 핀드 포토 다이오드(110) 형성에 이용된 상기 제 1 마스크 패턴은 제거한다.
그리고 나서, 핀드 포토다이오드(110)를 덮는 제 2 마스크 패턴(미도시)을 형성한 다음, 게이트들 양측의 기판(101) 내에 불순물 영역들(120)을 형성한다. 이 때, APS 어레이 영역의 순물 영역(120)은 N형 포토다이오드(112)와 동일한 N형 불순물을 도핑하여 형성한다. 이 때, 트랜스퍼 게이트(130)의 타측에 형성된 불순물 영역(120)은 플로팅 확산 영역에 해당한다.
그리고, 로직 영역에서는 NMOS 트랜지스터의 게이트(미도시) 양측에 N형 불순물을 도핑하고, PMOS 트랜지스터의 게이트(174) 양측에 P형 불순물을 도핑하여 각각 소스/드레인 영역(180)을 형성한다. 여기서, P형의 불순물 영역을 형성하기 위해 또 다른 마스크 패턴이 이용될 수 있다.
이와 같이 불순물 영역들(120, 180)을 형성한 다음에는, 이온 주입에 이용되었던 상기 제 2 마스크 패턴을 제거한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 단면도이다.
도 6 내지 도 14는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 단위 픽셀 101: 기판
103: P형 딥 웰 105: N-웰
106: 트렌치 107: 채널 형성 방지 영역
108: 소자 분리막 110: 핀드 포토다이오드
112: N형 포토다이오드 114: P형 포토다이오드
120: 플로팅 확산 영역 130: 트랜스퍼 게이트
140: 리셋 게이트 150: 드라이브 게이트
160: 선택 게이트 170: PMOS 트랜짖스터
180: 소스/드레인 영역 200: 마스크 패턴
212: 측벽 산화막 214: 라이너막
220: 절연막 222, 224: 절연막 패턴

Claims (15)

  1. 반도체 기판 내에 형성되어 활성 영역을 정의하는 소자 분리막; 및
    상기 활성 영역과 상기 소자 분리막의 경계면 상부에 일도전형의 불순물로 형성되어 전하의 이동을 방지하는 채널 형성 방지 영역을 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 채널 형성 방지 영역은 P형 불순물로 형성된 이미지 센서.
  3. 제 1 항에 있어서,
    상기 소자 분리막과 상기 활성 영역의 사이에 형성된 산화막과, 상기 산화막 상에 형성된 라이너막을 더 포함하는 이미지 센서.
  4. 제 1 항에 있어서,
    상기 반도체 기판은 액티브 픽셀 센서(APS) 어레이 영역 및 로직 영역을 포함하는 이미지 센서.
  5. 반도체 기판 내에 활성 영역을 정의하는 트렌치를 형성하고,
    상기 트렌치의 상부 측벽이 노출되도록 상기 트렌치의 일부를 채우는 절연막 패턴을 형성하고,
    노출된 상기 트렌치의 상부 측벽 내에 불순물을 도우핑하여 채널 형성 방지 영역을 형성하고,
    상기 트렌치 내에 절연 물질을 완전히 매립하여 소자 분리막을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
  6. 제 5 항에 있어서, 상기 트렌치를 형성하는 것은,
    상기 반도체 기판 상에, 활성 영역을 정의하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 반도체 기판을 소정 깊이로 이방성 식각하는 것을 포함하는 이미지 센서의 제조 방법.
  7. 제 5 항에 있어서, 상기 트렌치를 형성한 다음,
    상기 트렌치의 표면을 따라 컨포말하게 산화막을 형성하고,
    상기 마스크 패턴 및 상기 산화막의 표면을 따라 질화막을 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
  8. 제 5 항에 있어서, 상기 절연막 패턴을 형성하는 것은,
    상기 반도체 기판 상에 상기 트렌치를 채우는 절연막을 형성하고
    상기 반도체 기판의 표면이 노출될 때가지 절연막을 평탄화시키고,
    상기 절연막을 상기 트렌치 내로 리세스시켜, 상기 트렌치의 측벽 상부를 노출시키는 절연막 패턴을 완성하는 것을 포함하는 이미지 센서의 제조 방법.
  9. 제 8 항에 있어서,
    상기 절연막은 포토레지스트막으로 형성하는 이미지 센서의 제조 방법.
  10. 제 9 항에 있어서,
    상기 채널 형성 방지 영역을 형성한 다음, 상기 절연막 패턴을 제거하는 것을 더 포함하는 이미지 센서의 제조 방법.
  11. 제 8 항에 있어서,
    상기 절연막은 HDP 산화막으로 형성하는 이미지 센서의 제조 방법.
  12. 제 5 항에 있어서,
    상기 채널 형성 방지 영역은 P형 불순물을 도우핑하여 형성하는 이미지 센서의 제조 방법.
  13. 제 5 항에 있어서,
    상기 채널 형성 방지 영역을 형성하는 것은, 노출된 상기 트렌치의 상부 측벽으로 불순물을 이온 주입하여 형성하는 이미지 센서의 제조 방법.
  14. 제 13 항에 있어서, 상기 불순물을 이온 주입하는 것은, 1×1011~ 1×1013 atoms/cm2의 도우즈로 이온 주입하는 이미지 센서의 제조 방법.
  15. 제 5 항에 있어서,
    상기 반도체 기판은 액티브 픽셀 센서(APS) 어레이 영역 및 로직 영역을 포함하는 이미지 센서의 제조 방법.
KR1020080005077A 2008-01-16 2008-01-16 이미지 센서 및 그 제조 방법 KR20090079105A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080005077A KR20090079105A (ko) 2008-01-16 2008-01-16 이미지 센서 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080005077A KR20090079105A (ko) 2008-01-16 2008-01-16 이미지 센서 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20090079105A true KR20090079105A (ko) 2009-07-21

Family

ID=41337019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080005077A KR20090079105A (ko) 2008-01-16 2008-01-16 이미지 센서 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20090079105A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190139035A (ko) * 2018-06-07 2019-12-17 삼성전자주식회사 이미지 센서

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190139035A (ko) * 2018-06-07 2019-12-17 삼성전자주식회사 이미지 센서

Similar Documents

Publication Publication Date Title
KR100758321B1 (ko) 포토다이오드 영역을 매립한 이미지 센서 및 그 제조 방법
US9318523B2 (en) Solid-state imaging device
KR100714484B1 (ko) 이미지 센서 및 그 제조 방법
KR100461975B1 (ko) 이미지센서의 트렌치 소자분리막 형성방법
KR100619396B1 (ko) 시모스 이미지 센서 및 그 제조방법
JP5100988B2 (ja) イメージセンサー及びその製造方法
KR100720503B1 (ko) 씨모스 이미지 센서 및 그 제조방법
KR100725367B1 (ko) 이미지 센서 및 그 제조방법
JP5053526B2 (ja) 電荷伝送効率を向上させたイメージセンサ及びその製造方法
KR20090022512A (ko) 이미지 센서 및 그 제조 방법
KR100755662B1 (ko) 반도체 집적 회로 소자 및 그 제조 방법
KR100809322B1 (ko) 이미지 센서 제조 방법 및 이에 따라 제조된 이미지 센서
JP2006191100A (ja) Ｃｍｏｓイメージセンサー及びその製造方法
US20070075221A1 (en) Image sensor and method of manufacturing the same
KR20060075767A (ko) 씨모스 이미지 센서 및 그 제조방법
KR100884976B1 (ko) 이미지 센서의 제조 방법
KR20090025933A (ko) 이미지 센서 및 그 제조 방법
KR101016552B1 (ko) 이미지 센서 및 이미지 센서의 제조 방법
KR100893054B1 (ko) 크로스토크를 방지할 수 있는 이미지센서 및 그 제조 방법
KR20090079105A (ko) 이미지 센서 및 그 제조 방법
KR100390836B1 (ko) 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법
KR100790287B1 (ko) 이미지센서 제조 방법
KR20040058689A (ko) 시모스 이미지센서의 제조방법
KR100873812B1 (ko) 전하용량을 향상시키기 위한 이미지센서 및 그 제조 방법
KR20050062143A (ko) 이미지센서 픽셀영역의 소자분리 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination